公开(公告)号：KR101917815B1

公开(公告)日：2018-11-13

申请号：KR1020120058435

申请日：2012-05-31

Applicant: 에스케이하이닉스 주식회사

Inventor： 김준기

IPC: H01L21/3205

CPC classification number: H01L21/7682 ,  H01L21/76832 ,  H01L21/76834 ,  H01L21/76897 ,  H01L27/10885

Abstract: 본기술은비트라인과스토리지노드콘택플러그간의기생캐패시턴스를감소시킬수 있는반도체장치및 그제조방법에관한것으로, 기판상에복수의비트라인구조물을형성하는단계; 상기비트라인구조물상에캡핑막이중간에삽입된다층의스페이서막을형성하는단계; 상기스페이서막을선택적으로식각하여상기기판의표면을노출시키는단계; 상기캡핑막을선택적으로식각하여에어갭및 상기에어갭의상부를캡핑하는캡핑스페이서를형성하는단계; 상기에어갭의하부를캡핑하는에어갭하부캡핑막을형성하는단계; 및상기에어갭하부캡핑막이형성된상기비트라인구조물사이에스토리지노드콘택플러그를형성하는단계를포함할수 있고, 본기술은비트라인의하부측벽으로부터캡핑스페이서의일부를제거하여에어갭을형성하므로써에어갭을캡핑하는캡핑스페이서를자기정렬적으로형성할수 있다. 이에따라, 에어갭의상부를캡핑하기위한캡핑막을별도로형성하지않아도된다.

公开(公告)号：KR101916221B1

公开(公告)日：2018-11-08

申请号：KR1020120102269

申请日：2012-09-14

Applicant: 삼성전자주식회사

Inventor： 손낙진

IPC: H01L27/108 ,  H01L21/8242 ,  H01L21/28

CPC classification number: H01L29/0649 ,  H01L21/764 ,  H01L21/7682 ,  H01L27/10855 ,  H01L27/10885

Abstract: 반도체소자는복수의활성영역을가지는기판과, 복수의활성영역위에형성되고제1 측벽및 제2 측벽을가지는도전패턴과, 복수의활성영역위에서제1 에어스페이서 (air spacer)를사이에두고제1 측벽에대면하는제1 도전라인과, 복수의활성영역위에서제2 에어스페이서를사이에두고제2 측벽에대면하는제2 도전라인을포함하고, 도전패턴을중심으로하여제1 에어스페이서및 제2 에어스페이서는상호비대칭형상을가진다.

公开(公告)号：KR101912947B1

公开(公告)日：2018-10-30

申请号：KR1020110116192

申请日：2011-11-09

Applicant: 에스케이하이닉스 주식회사

Inventor： 이영진

IPC: H01L21/768 ,  H01L21/28

CPC classification number: H01L21/76883 ,  H01L21/76802 ,  H01L21/7682 ,  H01L21/76843 ,  H01L23/5222 ,  H01L23/5226 ,  H01L23/53295 ,  H01L2924/0002 ,  H01L2924/00

Abstract: 본발명은반도체장치및 그제조방법에관한것이다. 본발명은반도체장치에있어서, 제1 층간절연막; 상기제1 층간절연막상에형성된식각정지막; 상기식각정지막및 상기제1 층간절연막을관통하는콘택홀들; 상기콘택홀들내에형성되며, 상부면이상기식각정지막의상부면보다낮게위치된콘택플러그들; 상기콘택플러그들및 상기식각정지막의상부에형성된제2 층간절연막; 상기제2 층간절연막을관통하여상기콘택플러그들을각각노출시키는배선용트렌치들; 및상기배선용트렌치들내에형성되며, 상기콘택플러그들과각각연결된배선들을포함한다. 본발명에따르면, 콘택플러그와이웃한배선간의누설전류를방지하고, 이웃한배선들간의캐패시턴스를최소화할수 있다.

公开(公告)号：KR20180061473A

公开(公告)日：2018-06-08

申请号：KR20160159567

申请日：2016-11-28

IPC: H01L21/768

CPC classification number: H01L23/5222 ,  H01L21/76802 ,  H01L21/7682 ,  H01L21/76831 ,  H01L21/76843 ,  H01L23/5226 ,  H01L23/5228 ,  H01L23/53238 ,  H01L23/53295

Abstract: 반도체장치가제공된다. 반도체장치는하부막상에배치된제 1 금속배선들, 상기하부막상에서상기제 1 금속배선들의측벽들및 상면들을덮는유전체배리어막, 상기유전체배리어막상에배치되며, 상기제 1 금속배선들사이에갭 영역들을정의하는식각정지막으로서, 상기식각정지막은상기제 1 금속배선들의상면들상의제 1 부분들및 상기제 1 금속배선들사이의제 2 부분들을포함하는것, 상기식각정지막상의상부절연막, 및상기상부절연막, 상기식각정지막, 및상기유전체배리어막을관통하여상기제 1 금속배선들의상기상면들과접촉하는도전성비아를포함하되, 상기식각정지막의상기제 2 부분들은상기제 1 부분들보다높은레벨에위치할수 있다.

公开(公告)号：KR101845592B1

公开(公告)日：2018-04-04

申请号：KR1020150159825

申请日：2015-11-13

Applicant: 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드

Inventor： 린보지은 ,  첸하이칭 ,  바오티엔아이

IPC: H01L21/762

CPC classification number: H01L21/02203 ,  H01L21/764 ,  H01L21/7682 ,  H01L21/76826 ,  H01L21/76834 ,  H01L21/76885 ,  H01L23/5226 ,  H01L23/528 ,  H01L23/53223 ,  H01L23/53238 ,  H01L23/53266 ,  H01L23/5329 ,  H01L29/0649 ,  H01L2221/1047

Abstract: 본발명은다공질저-k 유전체구조의형성에관한것이다. 기판위에복수의전도성소자들이형성된다. 상기전도성소자들은복수의개구들에의해서로분리되어있다. 상기전도성소자들위에배리어층이형성된다. 상기배리어층은상기개구들의측벽을덮도록형성된다. 상기배리어층에처리공정을실시한다. 상기처리공정이실시된후 상기배리어층은친수성이된다. 상기처리공정이실시된후 상기배리어층위에유전체물질이형성된다. 상기유전체물질은상기개구를채우고복수의포로겐을함유한다.

Abstract translation: 本发明涉及多孔低k电介质结构的形成。 多个导电元件形成在基板上。 导电元件被多个开口分开。 在导电元件上形成阻挡层。 阻挡层形成为覆盖开口的侧壁。 阻挡层经受处理过程。 在上述处理过程之后，阻挡层变成亲水的。 在执行处理过程之后，在阻挡层上形成电介质材料。 介电材料填充开口并含有多种致孔剂。

公开(公告)号：KR20180012920A

公开(公告)日：2018-02-07

申请号：KR20160095736

申请日：2016-07-27

IPC: H01L21/768

CPC classification number: H01L21/76883 ,  H01L21/76802 ,  H01L21/7682 ,  H01L21/76829 ,  H01L23/528

Abstract: 본발명의일 실시예에따른반도체장치는, 기판상에배치되는금속배선들, 상기금속배선들사이에배치되는제1 층간절연층, 상기기판상의일부영역에서상기금속배선들사이에배치되고, 상기기판상의다른영역에서상기금속배선과상기제1 층간절연층사이에배치되는에어갭들, 상기에어갭들과인접한상기금속배선들의측면및 상면을덮고, 상기에어갭들과인접한상기제1 층간절연층의측벽및 상면을덮는라이너층, 및상기라이너층와접촉하는제2 층간절연층을포함할수 있다.

Abstract translation: 一种半导体器件，包括在衬底上的第一绝缘夹层，在第一绝缘夹层中的金属线，在衬底的第一区域中的金属线之间的第一气隙以及在第一绝缘夹层和第一绝缘夹层中的至少一个之间的第二空隙， 所述衬底的第二区域中的金属线，覆盖所述金属线的顶表面和侧壁以及所述第一绝缘夹层的与所述第一和第二空气间隙相邻的顶表面和侧壁的衬垫层， 在衬层上形成绝缘中间层并接触衬层。

公开(公告)号：KR20180002473A

公开(公告)日：2018-01-08

申请号：KR20160137837

申请日：2016-10-21

IPC: H01L21/768

CPC classification number: H01L21/76829 ,  H01L21/76802 ,  H01L21/7682 ,  H01L21/76843 ,  H01L21/76877 ,  H01L23/5222 ,  H01L23/5226 ,  H01L23/53238 ,  H01L23/5329

Abstract: 반도체디바이스는기판, 기판의일부분위의제1 도전성피쳐, 및제1 도전성피쳐와기판위의에칭스탑층을포함한다. 에칭스탑층은실리콘함유유전체(SCD, silicon-containing dielectric) 층및 SCD 층위의금속함유유전체 (MCD, metal-containing dielectric) 층을포함한다. 반도체디바이스는, 에칭스탑층 위의유전체층, 및유전체층 내의제2 도전성피쳐를더 포함한다. 제2 도전성피쳐는에칭스탑층을관통하며, 제1 도전성피쳐에전기적으로연결된다.

Abstract translation: 一种半导体器件包括衬底，在衬底的一部分之上的第一导电特征以及在衬底和第一导电特征之上的蚀刻停止层。 蚀刻停止层包括SCD层上的含硅电介质（SCD）层和含金属电介质（MCD）层。 该半导体器件进一步包括在该蚀刻停止层上的电介质层以及在该电介质层中的第二导电部件。 第二导电部件穿透蚀刻停止层并电连接到第一导电部件。

公开(公告)号：KR101813513B1

公开(公告)日：2018-01-02

申请号：KR1020110126460

申请日：2011-11-30

Applicant: 삼성전자주식회사

Inventor： 안성수 ,  권오익 ,  김범수 ,  김현성 ,  신경섭 ,  윤민경 ,  정승필 ,  정원봉

IPC: H01L21/8247 ,  H01L27/115

CPC classification number: H01L29/7883 ,  H01L21/7682 ,  H01L27/11521 ,  H01L29/42324 ,  H01L29/42364 ,  H01L29/66825 ,  H01L29/7881

Abstract: 반도체소자의제조방법에있어서, 기판상에터널절연막을형성한다. 터널절연막상에복수의게이트패턴들을형성한다. 게이트패턴의측벽및 상기터널절연막상에캐핑막패턴을형성한다. 게이트패턴및 캐핑막패턴에의해커버되지않는터널절연막부분을식각하여터널절연막패턴을형성한다. 기판상에게이트패턴, 캐핑막패턴및 터널절연막패턴을커버하며인접하는캐핑막패턴들사이에서에어갭(air gap)을포함하는절연막을형성한다. 인접하는캐핑막패턴들사이의터널절연막부분을식각함으로써, 에어갭이형성될수 있는공간을늘릴수 있다.

Abstract translation: 在制造半导体器件的方法中，隧道绝缘膜形成在衬底上。 由此在隧道绝缘膜上形成多个栅极图案。 盖图案形成在栅极图案的侧壁上和隧道绝缘膜上。 蚀刻未被栅极图案和盖膜图案覆盖的隧道绝缘膜部分以形成隧道绝缘膜图案。 形成覆盖基板上的栅极图案，覆盖膜图案和隧道绝缘膜图案并且包括相邻覆盖膜图案之间的空气间隙的绝缘膜。 通过蚀刻相邻覆盖膜图案之间的隧道绝缘膜的部分，可以增加可以形成气隙的空间。

公开(公告)号：KR1020170081671A

公开(公告)日：2017-07-12

申请号：KR1020177015047

申请日：2015-10-13

Applicant: 마이크론 테크놀로지, 인크.

Inventor： 판티니,파올로 ,  카셀라토,크리스티나 ,  펠리저,파비오

IPC: H01L45/00

CPC classification number: H01L27/2463 ,  H01L21/76224 ,  H01L21/764 ,  H01L21/7682 ,  H01L21/76837 ,  H01L27/115 ,  H01L27/11521 ,  H01L27/11524 ,  H01L27/1157 ,  H01L45/06 ,  H01L45/1233 ,  H01L45/141 ,  H01L45/144 ,  H01L45/1675 ,  H01L45/1253 ,  H01L45/14 ,  H01L45/16

Abstract: 교차점메모리어레이는복수개의가변저항메모리셀 필라들을포함한다. 인접한메모리셀 필라들은매립된보이드를포함하는부분적으로충전된갭에의해분리된다. 추가하여, 인접한메모리셀 필라들은매립된보이드가적어도부분적으로사이에삽입된스토리지재료엘리먼트들을포함한다.

Abstract translation: 交叉存储阵列包括多个可变电阻存储单元柱。 相邻的存储器单元柱被包括埋置空隙的部分填充的间隙分开。 另外，相邻的存储器单元柱包括具有至少部分插入其间的嵌入式空隙的存储材料元件。

公开(公告)号：KR1020170052752A

公开(公告)日：2017-05-15

申请号：KR1020150154001

申请日：2015-11-03

Applicant: 삼성전자주식회사

Inventor： 이명동 ,  김근남 ,  이동렬 ,  조창현 ,  최민성 ,  김용관 ,  황유상

IPC: H01L29/66 ,  H01L29/423 ,  H01L21/8234

CPC classification number: H01L21/7682 ,  H01L21/76805 ,  H01L21/76849 ,  H01L21/76895 ,  H01L23/5329 ,  H01L23/535 ,  H01L27/10814 ,  H01L27/10823 ,  H01L27/10855 ,  H01L27/10876

Abstract: 본발명은, 기판상의게이트구조체들, 상기게이트구조체들각각의양측의상기기판에배치된제 1 불순물영역및 제 2 불순물영역, 상기게이트구조체들과교차되고상기제 1 불순물영역과연결되는도전라인구조체들, 상기제 2 불순물영역과연결되는콘택플러그들, 상기도전라인구조체들각각의측벽상에제공된에어스페이서및 상기에어스페이서상에제공된절연패턴을포함하되, 상기절연패턴은그 표면으로부터서로다른깊이들을갖는제 1 및제 2 부분들을포함하고, 상기제 1 부분보다깊은상기제 2 부분은상기에어스페이서의상면을정의한다.

Abstract translation: 本发明中，所述第一导电线，其为杂质区域和第二杂质区域，和交叉连接到设置在所述栅极结构的衬底上的第一杂质区域中的栅极结构中，每个的两侧的所述衬底，所述栅结构， 结构，其中，所述接触插塞的所述第二连接至杂质区，包括设置在所述空气间隔件和设置在每个侧壁的导电线结构的空气间隔件的绝缘图案，该绝缘图案是从该表面的不同 具有深度的第一部分和第二部分，其中比第一部分更深的第二部分限定气垫的上表面。