公开(公告)号：KR101903272B1

公开(公告)日：2018-10-01

申请号：KR1020170016174

申请日：2017-02-06

Applicant: 미쓰비시덴키 가부시키가이샤

Inventor： 마에하라히로아키 ,  미야시타미요 ,  야마모토가즈야

IPC: H01L27/02 ,  H01L27/06

CPC classification number: H01L27/0266 ,  H01L21/8252 ,  H01L23/535 ,  H01L27/0248 ,  H01L27/0251 ,  H01L27/0288 ,  H01L27/0605 ,  H01L27/0629 ,  H01L29/2003 ,  H01L29/7786 ,  H01L29/8605 ,  H01L29/872

Abstract: 본발명은마이크로파대역·밀리파대역에서이용하는전계효과트랜지스터(FET)의정전방전내성의개선에관한것이다. 본발명에따른정전보호다이오드부착전계효과트랜지스터는제 1 FET와, 제 1 FET의제 1 게이트와제 1 소스사이에접속된 2단자정전기보호회로를구비하고, 2단자정전기보호회로는제 1 게이트에제 1 소스의전위보다낮은전압을인가했을때에역방향으로바이어스되는측에위치하고, 제 1 FET의제 1 게이트와제 1 소스사이의역방향내전압보다낮은역방항내전압을가지는제 1 다이오드와, 제 1 게이트에상기제 1 소스의전위보다낮은전압을인가했을때에순방향으로바이어스되는측에위치하고, 제 1 다이오드와역직렬로접속된제 2 다이오드와, 제 1 다이오드와제 2 다이오드로구성되는다이오드쌍과직렬로접속되고, 제 1 FET와동일한채널층을이용하여형성된저항을포함한다.

公开(公告)号：KR101900202B1

公开(公告)日：2018-09-18

申请号：KR1020170119799

申请日：2017-09-18

Applicant: 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드

Inventor： 린유헝 ,  쳉홍후에이 ,  리우치웬

IPC: H01L21/8234 ,  H01L29/78 ,  H01L29/66 ,  H01L29/49 ,  H01L21/28

CPC classification number: H01L23/535 ,  H01L21/28518 ,  H01L21/76805 ,  H01L21/76843 ,  H01L21/76855 ,  H01L21/76889 ,  H01L21/76895 ,  H01L21/823821 ,  H01L23/485 ,  H01L23/53266 ,  H01L27/0924 ,  H01L29/41733 ,  H01L29/458 ,  H01L29/66545 ,  H01L29/66772 ,  H01L29/66795 ,  H01L29/78696

Abstract: 반도체디바이스는콘택영역을포함하는반도체기판, 콘택영역상에존재하는실리사이드, 반도체기판상에존재하며콘택영역의일부분을노출시키기위해개구부를포함하는유전체층, 개구부내에존재하는도체, 도체와유전체층사이에존재하는장벽층, 및장벽층과유전체층사이에존재하는금속층을포함하고, 실리사이드의 Si 농도는실리사이드의높이를따라변화한다.

公开(公告)号：KR20180066745A

公开(公告)日：2018-06-19

申请号：KR20160167935

申请日：2016-12-09

Applicant: SAMSUNG ELECTRONICS CO LTD

Inventor： KIM KWANG SOO ,  JANG SE MEE

IPC: H01L27/115

CPC classification number: H01L27/11582 ,  H01L23/535 ,  H01L27/11565 ,  H01L27/1157 ,  H01L27/11575

Abstract: 본기재에따른반도체메모리장치는셀 어레이영역및 컨택영역을포함하는기판, 및상기기판위에교번하여위치하며상기컨택영역에서계단형구조를가지는복수의절연막및 복수의게이트전극을포함하는적층구조체를포함하고, 상기복수의게이트전극은상기계단형구조에서노출된복수의패드부를포함하고, 상기복수의패드부중 적어도하나는, 베이스패드, 및상기베이스패드의일면과접하는돌출패드를포함하며, 상기돌출패드는상기베이스패드의상기일면에서상기게이트전극의연장방향과직교하는두 모서리보다내측에위치한다.

公开(公告)号：KR20180060950A

公开(公告)日：2018-06-07

申请号：KR20170124223

申请日：2017-09-26

IPC: H01L21/02 ,  H01L21/304 ,  H01L21/306 ,  H01L21/3105 ,  H01L21/768

CPC classification number: H01L21/76883 ,  H01L21/76802 ,  H01L21/76895 ,  H01L23/535

Abstract: 본발명의방법은, 제1 유전체층을웨이퍼위에형성하는단계; 개구를형성하도록상기제1 유전체층을에칭하는단계; 텅스텐-함유물질을상기개구에충전하는단계; 및화학적기계적연마(CMP)를웨이퍼에수행하는단계를포함한다. 상기 CMP 이후에, 약염기성용액을사용하여상기웨이퍼에세정을수행한다.

公开(公告)号：KR20180046964A

公开(公告)日：2018-05-10

申请号：KR20160142035

申请日：2016-10-28

IPC: H01L27/115 ,  H01L21/768

CPC classification number: H01L23/535 ,  H01L23/53266 ,  H01L27/11565 ,  H01L27/11568 ,  H01L27/1157 ,  H01L27/11578 ,  H01L27/11582 ,  H01L29/7889 ,  H01L29/7926

Abstract: 본발명의실시예에따른반도체메모리소자는기판상에배치되며, 접지선택라인, 및상기접지선택라인상에적층된워드라인들을포함하는적층구조체및 상기기판상에배치되며, 상기적층구조체를관통하는수직채널부를포함하되, 상기접지선택라인은, 마스크패턴, 상기수직채널부와상기마스크패턴사이에서상기마스크패턴의상면, 및하면상으로연장하는베리어패턴및 상기마스크패턴과상기베리어패턴사이에배치되는금속패턴을포함할수 있다.

公开(公告)号：KR20180042358A

公开(公告)日：2018-04-25

申请号：KR20187007914

申请日：2016-11-17

Applicant: SANDISK TECHNOLOGIES LLC

Inventor： ZHANG TONG ,  ALSMEIER JOHANN ,  KAI JAMES ,  LIU JIN ,  ZHANG YANLI

IPC: H01L27/11582 ,  H01L21/28 ,  H01L21/306 ,  H01L21/768 ,  H01L23/535 ,  H01L27/11565 ,  H01L27/1157 ,  H01L29/423

CPC classification number: H01L27/11582 ,  H01L21/28282 ,  H01L21/30604 ,  H01L21/76895 ,  H01L23/535 ,  H01L27/11565 ,  H01L27/1157 ,  H01L29/42344

Abstract: 3차원메모리디바이스는기판위에위치된전기전도성층들및 절연층들의교번스택, 및메모리스택구조물들의어레이를포함한다. 소스전도성라인구조물이기판과교번스택사이에제공된다. 소스전도성라인구조물은, 동일한수평방향을따라연장되고공통전도성스트래들링구조물에인접된, 복수의평행한전도성레일구조물들을포함한다. 각각의메모리스택구조물은전도성레일구조물과지지매트릭스사이의수직계면을스트래들한다. 각각의메모리스택구조물내의반도체채널은각자의전도성레일구조물및 지지매트릭스와접촉한다.

公开(公告)号：KR20180035014A

公开(公告)日：2018-04-05

申请号：KR20160124959

申请日：2016-09-28

IPC: H01L29/78 ,  H01L21/3205 ,  H01L29/417 ,  H01L29/66

CPC classification number: H01L29/45 ,  H01L21/76897 ,  H01L23/535 ,  H01L29/0649 ,  H01L29/0847 ,  H01L29/41791 ,  H01L29/66545 ,  H01L29/66795 ,  H01L29/7851

Abstract: 본발명의일 실시예는, 활성영역을갖는기판과, 상기활성영역에배치된게이트구조물과, 상기게이트구조물의양측에위치한상기활성영역내에배치되며, 각각리세스가형성된상면을갖는소스및 드레인영역들과, 상기소스및 드레인영역들상부에배치되며상기리세스영역의내부로부터상기기판의상면에거의수직방향으로형성된콘택플러그와, 상기리세스의내부표면을따라배치되며, 상기리세스영역의저면과상기콘택플럭그의하면사이에위치한제1 부분과상기제1 부분에연결되며상기리세스의측벽과상기콘택플러그의측면사이에위치한제2 부분을포함하는금속실리사이드막과, 상기금속실리사이드막의상단에연결되며상기콘택플러그의측면의일부영역상에배치된금속층을포함하는반도체장치를제공한다.

Abstract translation: 一种半导体器件包括：衬底，包括有源区域，栅极结构，源极/漏极区域，源极/漏极区域中的具有形成有凹陷区域的上表面的源极/漏极区域，源极/漏极区域上的接触栓塞以及延伸 在从所述凹陷区域的内部基本上垂直于所述基板的上表面的方向上，在所述凹陷区域的内表面上的金属硅化物膜，并且所述金属硅化物膜包括在所述凹陷区域的底表面与所述凹陷区域的下表面之间的第一部分， 所述接触插塞以及位于所述凹陷区域的侧壁和所述接触插塞的侧表面之间的第二部分以及连接至所述金属硅化物膜的上部以及所述接触插塞的区域的侧表面上的金属层 。

公开(公告)号：KR101831621B1

公开(公告)日：2018-02-23

申请号：KR1020177011589

申请日：2015-10-05

Applicant: 퀄컴 인코포레이티드

Inventor： 멩,시옹페이 ,  청,준형 ,  팬,유안청크리스토퍼

IPC: H01L23/522 ,  H01L23/66 ,  H01L27/06

CPC classification number: H01L23/528 ,  H01L23/5226 ,  H01L23/5283 ,  H01L23/5286 ,  H01L23/535 ,  H01L23/66 ,  H01L27/0617 ,  H01L2924/0002 ,  H01L2924/00

Abstract: 전도성스택구조를포함하는장치는 M층상에있고제 1 트랙상에서제 1 방향으로연장되는 M층상호연결, M층상의 M층상호연결― 상기 M층은 M층보다더 낮은층임― , M층상호연결과 M층상호연결사이에커플링된제 1 비아스택, M층상호연결과 M층상호연결사이에커플링된제 2 비아스택, 제 1 트랙에바로인접한트랙상에서제 1 방향으로연장되는제 2 M층상호연결, 및제 1 트랙에바로인접한트랙상에서제 1 방향으로연장되는제 3 M층상호연결을포함한다. M층상호연결은제 2 M층상호연결과제 3 M층상호연결사이에있다. 제 2 M층상호연결및 제 3 M층상호연결은서로커플링되지않는다.

公开(公告)号：KR20180018315A

公开(公告)日：2018-02-21

申请号：KR20170085985

申请日：2017-07-06

IPC: H01L21/768 ,  H01L21/50 ,  H01L21/762 ,  H01L21/8234

CPC classification number: H01L23/585 ,  H01L21/84 ,  H01L23/5226 ,  H01L23/528 ,  H01L23/535 ,  H01L23/564 ,  H01L27/1203 ,  H01L27/1207 ,  H01L29/0649 ,  H01L29/1095

Abstract: 실링을개재한노이즈의퍼짐을억제하기위해반도체장치(SM1)는회로형성영역을둘러싸는실 링영역(1C)에형성된고리형상의실 링(SR)을구비한다. 실링(SR)은 BOX층(BX)과, n형반도체층(NR)과, 복수층의배선(MR1, MR2, MR3, MR4, MR5)으로구성된고리형상의전극부(ESR)를갖고, 전극부(ESR)는플러그전극(PL)을개재해서 n형반도체층(NR)과전기적으로연결된다.

Abstract translation: 半导体器件包括形成在围绕电路形成区域的密封环区域中的环形密封环。 密封环包括BOX层，n型半导体层和由多层布线构成的环形电极部分。 电极部分通过插塞电极与n型半导体层电连接。

公开(公告)号：KR1020170142094A

公开(公告)日：2017-12-27

申请号：KR1020160169946

申请日：2016-12-13

Applicant: 삼성전자주식회사

Inventor： 정수연 ,  강명길

IPC: H01L29/78 ,  H01L29/66 ,  H01L29/417 ,  H01L21/8234

CPC classification number: H01L21/823821 ,  H01L21/823828 ,  H01L21/823885 ,  H01L23/535 ,  H01L27/092 ,  H01L27/0924 ,  H01L29/0649 ,  H01L29/41791 ,  H01L29/4966 ,  H01L29/66553 ,  H01L29/66666 ,  H01L29/66795 ,  H01L29/7827 ,  H01L29/785

Abstract: 반도체장치, 수직핀 전계효과트랜지스터및 이의제조방법이제공된다. 수직핀 전계효과트랜지스터는, 하부소오스/드레인을포함하는기판, 상기하부소오스/드레인의상면으로부터수직방향으로연장되고, 상부측벽부분, 하부측벽부분및 상기상부측벽부분과상기하부측벽부분사이에위치하는중앙측벽부분을포함하는측벽을포함하는핀 구조체, 상기핀 구조체의상면상에배치되는상부소오스/드레인, 상기핀 구조체의상기상부측벽부분상에배치되는상부스페이서, 상기핀 구조체의상기하부측벽부분상에배치되는하부스페이서, 게이트산화막과제1 게이트전극을포함하고, 상기하부스페이서의상면, 상기핀 구조체의상기중앙측벽부분과상기상부스페이서의하면상에배치되는적층구조체및 상기제1 게이트전극상에배치되는제2 게이트전극을포함한다.

Abstract translation: 提供半导体器件，垂直鳍式场效应晶体管及其制造方法。 垂直鳍式场效应晶体管，在垂直方向从下基板，下部源极/漏极，源极/漏极的上表面，位于所述上侧壁部分，所述下侧壁部分和上侧壁部分和下侧壁部分之间延伸 销结构，上部间隔器的下侧壁部分，其中设置在上源极/漏极，设置在鳍结构的服装表面包括侧壁包括中央壁部的鳍状结构的上侧壁部的销结构，其 设置在所述栅极氧化物的问题在第一下部间隔包括栅电极，和下间隔的上表面上，其中，根据该鳍状结构的中央壁部和所述层叠结构和设置在所述上​​部间隔在第一栅电极 并设置第二栅电极。