公开(公告)号：TW541658B

公开(公告)日：2003-07-11

申请号：TW090129411

申请日：2001-11-28

Applicant: 台灣積體電路製造股份有限公司

Inventor： 李資良 ,  鄭雙銘 ,  陳世昌 ,  余振華

IPC: H01L

Abstract: 本發明揭示一種金屬墊(pad)之構造，適用於一半導體基底上，包括：一第一圖案介電層以及一第一金屬墊單元。其中，第一圖案介電層形成於半導體基底上，且第一金屬墊單元設置於第一圖案介電層內，用以電性連接半導體基底上之元件。再者，第一金屬墊單元之周邊形狀係多邊形且每一內角大於90度，藉以在進行化學機械研磨製程(chemical mechanical polishing, CMP)期間，防止應力集中於第一金屬墊單元之周邊頂角處而造成介電層龜裂的情形，進而提昇產品之品質。

Abstract in simplified Chinese: 本发明揭示一种金属垫(pad)之构造，适用于一半导体基底上，包括：一第一图案介电层以及一第一金属垫单元。其中，第一图案介电层形成于半导体基底上，且第一金属垫单元设置于第一图案介电层内，用以电性连接半导体基底上之组件。再者，第一金属垫单元之周边形状系多边形且每一内角大于90度，借以在进行化学机械研磨制程(chemical mechanical polishing, CMP)期间，防止应力集中于第一金属垫单元之周边顶角处而造成介电层龟裂的情形，进而提升产品之品质。

公开(公告)号：TW533542B

公开(公告)日：2003-05-21

申请号：TW091100500

申请日：2002-01-15

Applicant: 台灣積體電路製造股份有限公司

Inventor： 鄭雙銘 ,  章勳明 ,  邱文智

IPC: H01L

Abstract: 本發明提供一種鑲嵌式銅導線的製造方法，首先，提供一表面具有介電層的半導體基底，且上述介電層形成有一溝槽。再者，先在溝槽形成擴散阻障層，再利用電化學沈積法形成一填入上述溝槽的銅金屬層。接著在上述銅金屬層表面形成一晶體成核層(nucleation layer)，以提供上述銅金屬層成核位置(nucleation sites)，然後使上述銅金屬層由上述成核位置進行成核結晶，以形成一具有晶體的銅金屬層。根據本發明的製造方法，能夠使得銅金屬的晶體結構更加完整與緻密，藉以解決上述銅導線表面缺陷之問題。

Abstract in simplified Chinese: 本发明提供一种镶嵌式铜导线的制造方法，首先，提供一表面具有介电层的半导体基底，且上述介电层形成有一沟槽。再者，先在沟槽形成扩散阻障层，再利用电化学沉积法形成一填入上述沟槽的铜金属层。接着在上述铜金属层表面形成一晶体成核层(nucleation layer)，以提供上述铜金属层成核位置(nucleation sites)，然后使上述铜金属层由上述成核位置进行成核结晶，以形成一具有晶体的铜金属层。根据本发明的制造方法，能够使得铜金属的晶体结构更加完整与致密，借以解决上述铜导线表面缺陷之问题。

公开(公告)号：TW444276B

公开(公告)日：2001-07-01

申请号：TW087109727

申请日：1998-06-17

Applicant: 台灣積體電路製造股份有限公司

Inventor： 鄭雙銘 ,  余振華

IPC: H01L

Abstract: 在半導體導線接觸窗製程中，為了提昇導電材料層與基底的附著能力，並防止其不當擴散而影響元件性質，通常會形成一薄的黏著/擴散阻障層於接觸窗的底部和側壁上。但一般製程上常用的準直管(co11imator)濺鍍技術，或是長射程(long throw)濺鍍技術，在應用於縱橫比(aspect ratio)較大的接觸窗製程時，會產生底部覆蓋率不佳的問題。目前一種離子金屬電漿濺鍍(ion metal p1asma sputter)技術被提出，利用射頻(RF)使金屬離子化並施加偏壓(bias)以進行有方向性之濺鍍，可有效改善接觸窗底部的覆蓋率。然而，其側壁覆蓋率卻遠較習知技術為差。因此，本發明提出一種可兼顧接觸窗底部和側壁覆蓋率的兩階段離子金屬電漿濺鍍方法，先於較高壓力條件下施以較低功率能量，並配合射頻與偏壓而濺鍍第一金屬層，其具有較佳的底部覆蓋率。然後於較低壓力下施以較高功率能量，而以長射程方式濺鍍第二金屬層於第一金屬層上，其具有較佳的側壁覆蓋率。如此，上述二層金屬層共同形成一厚度均勻的金屬薄層。

Abstract in simplified Chinese: 在半导体导线接触窗制程中，为了提升导电材料层与基底的附着能力，并防止其不当扩散而影响组件性质，通常会形成一薄的黏着/扩散阻障层于接触窗的底部和侧壁上。但一般制程上常用的准直管(co11imator)溅镀技术，或是长射程(long throw)溅镀技术，在应用于纵横比(aspect ratio)较大的接触窗制程时，会产生底部覆盖率不佳的问题。目前一种离子金属等离子溅镀(ion metal p1asma sputter)技术被提出，利用射频(RF)使金属离子化并施加偏压(bias)以进行有方向性之溅镀，可有效改善接触窗底部的覆盖率。然而，其侧壁覆盖率却远较习知技术为差。因此，本发明提出一种可兼顾接触窗底部和侧壁覆盖率的两阶段离子金属等离子溅镀方法，先于较高压力条件下施以较低功率能量，并配合射频与偏压而溅镀第一金属层，其具有较佳的底部覆盖率。然后于较低压力下施以较高功率能量，而以长射程方式溅镀第二金属层于第一金属层上，其具有较佳的侧壁覆盖率。如此，上述二层金属层共同形成一厚度均匀的金属薄层。

公开(公告)号：TW471120B

公开(公告)日：2002-01-01

申请号：TW088112212

申请日：1999-07-19

Applicant: 台灣積體電路製造股份有限公司

Inventor： 張家龍 ,  章勳明 ,  鄭雙銘 ,  余振華

IPC: H01L

Abstract: 本發明乃揭示一種新穎且可改善孔洞毒害之內金屬介電層結構，其包括有：一富含氮化物之第一介電層，適順性地覆蓋於一半導體基底上以及位在該半導體基底表面之金屬導線圖案上；一低介電係數有機介電材料所構成之第二介電層，覆蓋於該第一介電層上；以及一第三介電層，覆蓋於該第二介電層上。根據本發明所揭示之此內金屬介電層結構，使可改善接觸開口定義過程中，所出現的金屬導線圖案腐蝕和孔洞毒害(viapoision)的現象。

Abstract in simplified Chinese: 本发明乃揭示一种新颖且可改善孔洞毒害之内金属介电层结构，其包括有：一富含氮化物之第一介电层，适顺性地覆盖于一半导体基底上以及位在该半导体基底表面之金属导线图案上；一低介电系数有机介电材料所构成之第二介电层，覆盖于该第一介电层上；以及一第三介电层，覆盖于该第二介电层上。根据本发明所揭示之此内金属介电层结构，使可改善接触开口定义过程中，所出现的金属导线图案腐蚀和孔洞毒害(viapoision)的现象。

公开(公告)号：TW415008B

公开(公告)日：2000-12-11

申请号：TW088104747

申请日：1999-03-25

Applicant: 台灣積體電路製造股份有限公司

Inventor： 林仲德 ,  鄭雙銘 ,  邱遠鴻 ,  鄭光莒

IPC: H01L

Abstract: 一種淺溝渠隔離周界之間隙壁形成法。本發明利用元件製程時所使用之濕蝕刻會去除部分隔離氧化層之現象，於半導體元件形成淺溝渠隔離、閘極、間隙壁和源極(汲極)之後，以乾蝕刻或濕蝕刻將淺溝渠之氧化層繼續往下蝕刻，然後再以高密度電漿化學氣相沉積法沉積介電材料層於蝕刻後之溝渠中，再以乾式蝕刻法將淺溝渠蝕刻，直到半導體元件表面上之介電層被移除為止，則淺溝渠之周圍和主動區之邊緣會形成一薄的間隙壁保護層。

Abstract in simplified Chinese: 一种浅沟渠隔离周界之间隙壁形成法。本发明利用组件制程时所使用之湿蚀刻会去除部分隔离氧化层之现象，于半导体组件形成浅沟渠隔离、闸极、间隙壁和源极(汲极)之后，以干蚀刻或湿蚀刻将浅沟渠之氧化层继续往下蚀刻，然后再以高密度等离子化学气相沉积法沉积介电材料层于蚀刻后之沟渠中，再以干式蚀刻法将浅沟渠蚀刻，直到半导体组件表面上之介电层被移除为止，则浅沟渠之周围和主动区之边缘会形成一薄的间隙壁保护层。

公开(公告)号：TW410384B

公开(公告)日：2000-11-01

申请号：TW088103081

申请日：1999-03-01

Applicant: 台灣積體電路製造股份有限公司

Inventor： 余振華 ,  張家龍 ,  章勳明 ,  鄭雙銘

IPC: H01L

Abstract: 複晶矽材質之雙重摻雜閘極構造(dual-gate),在互補式金氧半電晶體(CMOS)元件製程上的應用日益重要。然而，由於現有製程中所使用的未摻雜(un-doped)複晶矽閘極具有粗糙的表面，並不利於後續步驟的施行。因此，本發明提出一種降低複晶矽閘極表面粗糙度的改良方法，其在未摻雜複晶矽層粗糙的表面上增加沈積一平坦化介電層(conformal dielectric)，然後以一氬氣濺擊(Ar sputter)或氬氣/氧氣濺擊程序去除上述平坦化介電層，並連帶去除未摻雜複晶矽層粗糙的表面部分，藉此形成平坦的複晶矽層表面，以利於後續製作電晶體構造之步驟的施行。

Abstract in simplified Chinese: 复晶硅材质之双重掺杂闸极构造(dual-gate),在互补式金氧半晶体管(CMOS)组件制程上的应用日益重要。然而，由于现有制程中所使用的未掺杂(un-doped)复晶硅闸极具有粗糙的表面，并不利于后续步骤的施行。因此，本发明提出一种降低复晶硅闸极表面粗糙度的改良方法，其在未掺杂复晶硅层粗糙的表面上增加沉积一平坦化介电层(conformal dielectric)，然后以一氩气溅击(Ar sputter)或氩气/氧气溅击进程去除上述平坦化介电层，并连带去除未掺杂复晶硅层粗糙的表面部分，借此形成平坦的复晶硅层表面，以利于后续制作晶体管构造之步骤的施行。

公开(公告)号：TW389984B

公开(公告)日：2000-05-11

申请号：TW087118108

申请日：1998-10-31

Applicant: 台灣積體電路製造股份有限公司

Inventor： 余振華 ,  陳盈和 ,  章勳明 ,  鄭雙銘

IPC: H01L

Abstract: 以O3-TEOS氧化層製作金屬層間介電層(IMD)，是半導體製程進入半微米線寬尺寸領域後常使用的技術，一般製程上係採PECVD氧化矽底層/SACVDO3-TEOS氧化層之組合。然而當製程技術進入四分之一微米甚或更細微尺寸領域時，上述方法的間隙填充(gap-filling)能力已逐漸不敷所需。因此，本發明提出一種形成金屬層間介電層的改良製程，以提昇其間隙填充能力，其先在基底和內連導線表面上形成一PECVD氧化矽/03-TEOS氧化物疊層，然後施行一氬氣濺擊回蝕刻處理而留下在內連導線側壁上的間隙壁，藉此緩和內連導線的側面輪廓;接著再依序覆蓋一 PECVD氧化矽底層和一03-TEOS氧化層，即完成具有良好間隙填充能力之金屬層間介電層的製作。

Abstract in simplified Chinese: 以O3-TEOS氧化层制作金属层间介电层(IMD)，是半导体制程进入半微米线宽尺寸领域后常使用的技术，一般制程上系采PECVD氧化硅底层/SACVDO3-TEOS氧化层之组合。然而当制程技术进入四分之一微米甚或更细微尺寸领域时，上述方法的间隙填充(gap-filling)能力已逐渐不敷所需。因此，本发明提出一种形成金属层间介电层的改良制程，以提升其间隙填充能力，其先在基底和内连导线表面上形成一PECVD氧化硅/03-TEOS氧化物叠层，然后施行一氩气溅击回蚀刻处理而留下在内连导线侧壁上的间隙壁，借此缓和内连导线的侧面轮廓;接着再依序覆盖一 PECVD氧化硅底层和一03-TEOS氧化层，即完成具有良好间隙填充能力之金属层间介电层的制作。

公开(公告)号：TW554480B

公开(公告)日：2003-09-21

申请号：TW091114872

申请日：2002-07-04

Applicant: 台灣積體電路製造股份有限公司

Inventor： 潘興强 ,  鄭雙銘 ,  余振華 ,  鄭秀英

IPC: H01L

Abstract: 一種改善低介電常數薄膜之光阻殘渣(Scum)的方法，其係在低介電常數薄膜形成後，對此低介電常數薄膜進行氫電漿處理，以修補低介電常數薄膜之懸浮鍵(Dangling Bond)。因此，可防止胺(Amine)或氮(Nitrogen)進入到低介電常數薄膜，並與光阻反應而產生光阻殘渣。

Abstract in simplified Chinese: 一种改善低介电常数薄膜之光阻残渣(Scum)的方法，其系在低介电常数薄膜形成后，对此低介电常数薄膜进行氢等离子处理，以修补低介电常数薄膜之悬浮键(Dangling Bond)。因此，可防止胺(Amine)或氮(Nitrogen)进入到低介电常数薄膜，并与光阻反应而产生光阻残渣。

公开(公告)号：TW495908B

公开(公告)日：2002-07-21

申请号：TW090120958

申请日：2001-08-24

Applicant: 台灣積體電路製造股份有限公司

Inventor： 章勳明 ,  包天一 ,  李連忠 ,  鄭雙銘

IPC: H01L

Abstract: 一種利用不含氮的電漿轟擊介電層以形成一層緻密層於光阻和抗反抗塗層之間以防止光阻殘渣造成雙鑲嵌製程之介層洞變成盲孔的方法，包含首先，提供一已完成部分積體電路之半導體基板，且覆蓋以低k值介電層，並且已形成雙鑲嵌製程的介層洞於其中。接著，施以氧、氦或氬氣其中一種電漿氣體轟擊，以形成一緻密介電層於低k值介電層之表層，包含介層洞。隨後，再形成形成一抗反射塗層，例如氮矽氧化層於低k值介電層之裸露的表面層。再塗佈光阻層於抗反射塗層上，並填滿介層洞，接著再微影光阻層以定義導線溝渠的光阻圖案，藉以做為蝕刻導線溝渠的形成。隨後以傳統方法完成金屬鑲嵌之其餘製程。

Abstract in simplified Chinese: 一种利用不含氮的等离子轰击介电层以形成一层致密层于光阻和抗反抗涂层之间以防止光阻残渣造成双镶嵌制程之介层洞变成盲孔的方法，包含首先，提供一已完成部分集成电路之半导体基板，且覆盖以低k值介电层，并且已形成双镶嵌制程的介层洞于其中。接着，施以氧、氦或氩气其中一种等离子气体轰击，以形成一致密介电层于低k值介电层之表层，包含介层洞。随后，再形成形成一抗反射涂层，例如氮硅氧化层于低k值介电层之裸露的表面层。再涂布光阻层于抗反射涂层上，并填满介层洞，接着再微影光阻层以定义导线沟渠的光阻图案，借以做为蚀刻导线沟渠的形成。随后以传统方法完成金属镶嵌之其余制程。

公开(公告)号：TW457677B

公开(公告)日：2001-10-01

申请号：TW089106405

申请日：2000-04-07

Applicant: 台灣積體電路製造股份有限公司

Inventor： 章勳明 ,  鄭雙銘 ,  張文

IPC: H01L

Abstract: 本發明提供一種積體電路多層金屬導線製程的改良，其使用低介電常數之介電材料，以降低寄生電容和RC延遲而提昇元件性質，以及提供一種於雙鑲嵌圖案之製造中保護低介電常數有機聚合物介電層之方法，其可防止雙鑲嵌製程中定義一內連線溝槽而塗佈光阻時，光阻會與有機聚合物反應而使得圖案化困難。該方法於雙鑲嵌圖案之介層窗(via)形成後對於有機聚合物介電層施行一氧化或氮化熱處理，而在介層窗側壁表面形成一氧化物或氮化物薄膜產生鈍化的效果而提供安定的特質而不至影響到後續圖案化製程。

Abstract in simplified Chinese: 本发明提供一种集成电路多层金属导线制程的改良，其使用低介电常数之介电材料，以降低寄生电容和RC延迟而提升组件性质，以及提供一种于双镶嵌图案之制造中保护低介电常数有机聚合物介电层之方法，其可防止双镶嵌制程中定义一内连接沟槽而涂布光阻时，光阻会与有机聚合物反应而使得图案化困难。该方法于双镶嵌图案之介层窗(via)形成后对于有机聚合物介电层施行一氧化或氮化热处理，而在介层窗侧壁表面形成一氧化物或氮化物薄膜产生钝化的效果而提供安定的特质而不至影响到后续图案化制程。