公开(公告)号：TW512485B

公开(公告)日：2002-12-01

申请号：TW090124753

申请日：2001-10-05

Applicant: 台灣積體電路製造股份有限公司

Inventor： 陳毓慧 ,  包天一 ,  程耀毅

IPC: H01L

Abstract: 本發明係揭露一種塗佈低介電常數材質之方法，特別是一種在塗佈低介電常數材質之製程前，以抵介電常數材質的溶劑預濕於晶圓表面上，每次實施晶圓塗佈之前，均需經過預濕的製程而提高塗佈良率的方法。其中包含下列步驟：首先，在執行晶圓塗佈之前，以抵介電常數材質的溶劑預濕於晶圓的表面上；次之，在完成塗佈後，進行初步的烘乾；接著，通入氮氣以烘乾溶劑；最後，是以固化階段完成本發明之塗佈製程。

Abstract in simplified Chinese: 本发明系揭露一种涂布低介电常数材质之方法，特别是一种在涂布低介电常数材质之制程前，以抵介电常数材质的溶剂预湿于晶圆表面上，每次实施晶圆涂布之前，均需经过预湿的制程而提高涂布良率的方法。其中包含下列步骤：首先，在运行晶圆涂布之前，以抵介电常数材质的溶剂预湿于晶圆的表面上；次之，在完成涂布后，进行初步的烘干；接着，通入氮气以烘干溶剂；最后，是以固化阶段完成本发明之涂布制程。

公开(公告)号：TWI240355B

公开(公告)日：2005-09-21

申请号：TW090121805

申请日：2001-09-03

Applicant: 台灣積體電路製造股份有限公司 TAIWAN SEMICONDUCTOR MANUFACTURING CO., LTD.

Inventor： 陳毓慧 ,  余振華 YU, CHEN HUA

IPC: H01L

Abstract: 一種具低介電常數之中孔洞材質介電層的形成方法。其所使用的具低介電常數之中孔洞材質係一種孔洞結構排列良好的材質。藉由使用多層塗佈技術，以能避免水氣吸附。

Abstract in simplified Chinese: 一种具低介电常数之中孔洞材质介电层的形成方法。其所使用的具低介电常数之中孔洞材质系一种孔洞结构排列良好的材质。借由使用多层涂布技术，以能避免水汽吸附。

公开(公告)号：TW516165B

公开(公告)日：2003-01-01

申请号：TW090110783

申请日：2001-05-04

Applicant: 台灣積體電路製造股份有限公司

Inventor： 陳毓慧 ,  李連忠

IPC: H01L

Abstract: 本發明提供一種用於半導體中改良介電層間黏合性的方法，其步驟包括：在基底上形成一以碳氮化矽為基礎的介電材料層，使用氧電漿處理此介電材料層，以及在經前步驟處理後的介電材料層上形成另一介電材料層。

Abstract in simplified Chinese: 本发明提供一种用于半导体中改良介电层间黏合性的方法，其步骤包括：在基底上形成一以碳氮化硅为基础的介电材料层，使用氧等离子处理此介电材料层，以及在经前步骤处理后的介电材料层上形成另一介电材料层。

公开(公告)号：TW578255B

公开(公告)日：2004-03-01

申请号：TW090124332

申请日：2001-10-02

Applicant: 台灣積體電路製造股份有限公司 TAIWAN SEMICONDUCTOR MANUFACTURING CO., LTD.

Inventor： 陳毓慧 ,  章勳明 JANG, SYUNMING ,  余振華 YU, CHEN HUA

IPC: H01L

Abstract: 一種低介電常數介電層之結構及其製造方法。本發明之低介電常數介電層之結構邊緣具有一緩降之形狀，且此緩降係由此低介電常數介電層之旋塗(Spin-On)製程之洗邊(Edge Bead Rinsing；EBR)步驟所產生。運用本發明之低介電常數介電層之結構及其製程，可避免此低介電常數介電層之邊緣在洗邊後產生一隆起之形狀，進一步避免進行後續化學機械研磨(Chemical Mechanical Polishing；CMP)時產生邊緣剝離之現象。

Abstract in simplified Chinese: 一种低介电常数介电层之结构及其制造方法。本发明之低介电常数介电层之结构边缘具有一缓降之形状，且此缓降系由此低介电常数介电层之旋涂(Spin-On)制程之洗边(Edge Bead Rinsing；EBR)步骤所产生。运用本发明之低介电常数介电层之结构及其制程，可避免此低介电常数介电层之边缘在洗边后产生一隆起之形状，进一步避免进行后续化学机械研磨(Chemical Mechanical Polishing；CMP)时产生边缘剥离之现象。

公开(公告)号：TW526561B

公开(公告)日：2003-04-01

申请号：TW090124333

申请日：2001-10-02

Applicant: 台灣積體電路製造股份有限公司

Inventor： 陳毓慧 ,  余振華 ,  包天一 ,  章勳明

IPC: H01L

Abstract: 本發明揭露一種降低半導體元件之水氣的方法，其係在例如具超低介電常數(Ultra Low Dielectric Constant；Ultra Low k)之中孔洞(Mesoporous)薄膜上，以化學氣相沉積(CVD)的方式，覆蓋一層薄低介電常數薄膜，或是在低介電常數之孔洞薄膜上，以原子層化學氣相沉積(Atomic Layer CVD；ALCVD)的方式，覆蓋一層相當薄之高緻密原子層，因此可防止具有孔洞結構之介電常數薄膜吸附水氣，而避免介電常數薄膜因吸附水氣而導致其介電常數提高，並降低去除水氣所耗費之熱預算。

Abstract in simplified Chinese: 本发明揭露一种降低半导体组件之水汽的方法，其系在例如具超低介电常数(Ultra Low Dielectric Constant；Ultra Low k)之中孔洞(Mesoporous)薄膜上，以化学气相沉积(CVD)的方式，覆盖一层薄低介电常数薄膜，或是在低介电常数之孔洞薄膜上，以原子层化学气相沉积(Atomic Layer CVD；ALCVD)的方式，覆盖一层相当薄之高致密原子层，因此可防止具有孔洞结构之介电常数薄膜吸附水汽，而避免介电常数薄膜因吸附水汽而导致其介电常数提高，并降低去除水汽所耗费之热预算。

公开(公告)号：TW494545B

公开(公告)日：2002-07-11

申请号：TW090125143

申请日：2001-10-11

Applicant: 台灣積體電路製造股份有限公司

Inventor： 陳毓慧 ,  程耀毅 ,  章勳明 ,  余振華

IPC: H01L

Abstract: 一種於半導體雙鑲嵌製程中，形成介層窗及導線溝槽之方法。該方法係為於一半導體基材上形成一具有低介電常數之第一介電層，其次，利用電漿處理第一介電層表面，以減少第一介電層表面之含碳量，再形成一具有低介電常數之第二介電層於第一介電層之上。最後蝕刻該第一與第二介電層，並藉由偵測介電層之含碳量變化，用以區分形成該導線溝槽及該介層窗不同之蝕刻製程。

Abstract in simplified Chinese: 一种于半导体双镶嵌制程中，形成介层窗及导线沟槽之方法。该方法系为于一半导体基材上形成一具有低介电常数之第一介电层，其次，利用等离子处理第一介电层表面，以减少第一介电层表面之含碳量，再形成一具有低介电常数之第二介电层于第一介电层之上。最后蚀刻该第一与第二介电层，并借由侦测介电层之含碳量变化，用以区分形成该导线沟槽及该介层窗不同之蚀刻制程。