防止複晶矽閘極側壁及主動區表面受蝕刻損傷之製程
    3.
    发明专利
    防止複晶矽閘極側壁及主動區表面受蝕刻損傷之製程 有权
    防止复晶硅闸极侧壁及主动区表面受蚀刻损伤之制程

    公开(公告)号:TW388068B

    公开(公告)日:2000-04-21

    申请号:TW087116058

    申请日:1998-09-28

    IPC: H01L

    Abstract: 當互補式金氧半元件的閘極線寬進入0.18μm甚或更細微尺寸時,常使用一氮氧化矽層來當作底部抗反射層,以提昇定義複晶矽閘極圖案之微影成像程序的操作容許度。然而,後續蝕刻去除此一氮氧化矽層時,卻容易傷及閘氧化層,若改用熱磷酸溶液去除之,則又會造成複晶矽閘極側壁和主動區表面的損傷,影響產品元件的性質。因此,本發明提出一種改良製程,其於蝕刻定義複晶矽閘極層和閘氧化層之圖案後,增加施行一濕式化學氧化反應程序,用以在其側壁和基底的表面上形成一薄的保護層,藉此當後續使用熱磷酸溶液蝕刻去除氮氧化矽層時可有效隔絕蝕刻液,從而防止複晶矽閘極側壁和主動區表面受到蝕刻損傷。

    Abstract in simplified Chinese: 当互补式金氧半组件的闸极线宽进入0.18μm甚或更细微尺寸时,常使用一氮氧化硅层来当作底部抗反射层,以提升定义复晶硅闸极图案之微影成像进程的操作容许度。然而,后续蚀刻去除此一氮氧化硅层时,却容易伤及闸氧化层,若改用热磷酸溶液去除之,则又会造成复晶硅闸极侧壁和主动区表面的损伤,影响产品组件的性质。因此,本发明提出一种改良制程,其于蚀刻定义复晶硅闸极层和闸氧化层之图案后,增加施行一湿式化学氧化反应进程,用以在其侧壁和基底的表面上形成一薄的保护层,借此当后续使用热磷酸溶液蚀刻去除氮氧化硅层时可有效隔绝蚀刻液,从而防止复晶硅闸极侧壁和主动区表面受到蚀刻损伤。

    改善電容電壓係數的積體電路電容器
    4.
    发明专利
    改善電容電壓係數的積體電路電容器 失效
    改善电容电压系数的集成电路电容器

    公开(公告)号:TW345750B

    公开(公告)日:1998-11-21

    申请号:TW086116604

    申请日:1997-11-07

    Inventor: 侯錦珊 陳明哲

    IPC: H01L

    Abstract: 一種改善電容電壓係數的電容器,係包括:一層場氧化層於半導體基板上;兩個交互並聯的電容器在所述場氧化層上。所述電容器係包含下層電極、介電層、和上層電極。所述下層電極係由一層多晶矽以及一層矽化鎢所構成;所述介電層係經過密實處理的氧化矽;所述上層電極係多晶矽或非晶矽。所述交互並聯是將第一電容器的下層電極連接至第二電容器的上層電極,再連接至工作電壓源;另一方面,將第一電容器的上層電極連接至第二電容器的下層電極,然後再接地。其電容電壓係數接近於零,遠小於100ppm/v的業界標準。

    Abstract in simplified Chinese: 一种改善电容电压系数的电容器,系包括:一层场氧化层于半导体基板上;两个交互并联的电容器在所述场氧化层上。所述电容器系包含下层电极、介电层、和上层电极。所述下层电极系由一层多晶硅以及一层硅化钨所构成;所述介电层系经过密实处理的氧化硅;所述上层电极系多晶硅或非晶硅。所述交互并联是将第一电容器的下层电极连接至第二电容器的上层电极,再连接至工作电压源;另一方面,将第一电容器的上层电极连接至第二电容器的下层电极,然后再接地。其电容电压系数接近于零,远小于100ppm/v的业界标准。

    積體電路之靜電放電保護電路的製造方法
    5.
    发明专利
    積體電路之靜電放電保護電路的製造方法 失效
    集成电路之静电放电保护电路的制造方法

    公开(公告)号:TW396584B

    公开(公告)日:2000-07-01

    申请号:TW086111713

    申请日:1997-08-14

    IPC: H01L

    Abstract: 一種積體電路之靜電放電保護電路的製造方法:先形成場效電晶體的閘氧化層、閘極、源極和汲極於P半導體基板上,接著,形成一層間介電層於整個半導體基板的表面,並在所述N+汲極的上方打開接觸窗,然後,將P+雜質植入所述接觸窗開口的所述汲極與所述半導體基板接面處,以形成一個N+/P+/N+串聯二極體對汲極(butted drain),最後形成金屬連線。本發明僅在較小面積的接觸窗開口處植入P+型雜質,不但可以降低保護電路的崩潰電壓至2伏特左右,同時更減少了此靜電放電保護電路於靜止狀態的漏電流及接面電容。

    Abstract in simplified Chinese: 一种集成电路之静电放电保护电路的制造方法:先形成场效应管的闸氧化层、闸极、源极和汲极于P半导体基板上,接着,形成一层间介电层于整个半导体基板的表面,并在所述N+汲极的上方打开接触窗,然后,将P+杂质植入所述接触窗开口的所述汲极与所述半导体基板接面处,以形成一个N+/P+/N+串联二极管对汲极(butted drain),最后形成金属连接。本发明仅在较小面积的接触窗开口处植入P+型杂质,不但可以降低保护电路的崩溃电压至2伏特左右,同时更减少了此静电放电保护电路于静止状态的漏电流及接面电容。

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