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公开(公告)号：TWI696215B
公开(公告)日：2020-06-11
申请号：TW107115043
申请日：2018-05-03
发明人： 曹鈞涵 , TSAO, CHUN HAN , 吳啟明 , WU, CHII MING , 陳奕寰 , CHEN, YI HUAN , 蔡正原 , TSAI, CHENG YUAN
IPC分类号： H01L21/28 , H01L21/336 , H01L29/40 , H01L29/66 , H01L29/78
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公开(公告)号：TW201911392A
公开(公告)日：2019-03-16
申请号：TW107115043
申请日：2018-05-03
发明人： 曹鈞涵 , TSAO, CHUN HAN , 吳啟明 , WU, CHII MING , 陳奕寰 , CHEN, YI HUAN , 蔡正原 , TSAI, CHENG YUAN
IPC分类号： H01L21/28 , H01L21/336 , H01L29/40 , H01L29/66 , H01L29/78
摘要： 提供一種製造多電壓裝置的方法，此方法包含在半導體基底的邏輯區中形成一對邏輯閘極堆疊並且在多電壓裝置區中形成一對裝置閘極堆疊，這對邏輯閘極堆疊和這對裝置閘極堆疊包含第一虛設閘極材料，這對裝置閘極疊層也包含功函數調整層。此方法更包含在這對邏輯閘極堆疊上方沉積第二虛設閘極材料。以n型材料從這對邏輯閘極堆疊的第一邏輯閘極堆疊上方置換第一虛設閘極材料和第二虛設閘極材料。以p型材料從這對邏輯閘極堆疊的第二邏輯閘極堆疊上方置換第一虛設閘極材料和第二虛設閘極材料。
简体摘要： 提供一种制造多电压设备的方法，此方法包含在半导体基底的逻辑区中形成一对逻辑门极堆栈并且在多电压设备区中形成一对设备闸极堆栈，这对逻辑门极堆栈和这对设备闸极堆栈包含第一虚设闸极材料，这对设备闸极叠层也包含功函数调整层。此方法更包含在这对逻辑门极堆栈上方沉积第二虚设闸极材料。以n型材料从这对逻辑门极堆栈的第一逻辑门极堆栈上方置换第一虚设闸极材料和第二虚设闸极材料。以p型材料从这对逻辑门极堆栈的第二逻辑门极堆栈上方置换第一虚设闸极材料和第二虚设闸极材料。
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公开(公告)号：TWI649835B
公开(公告)日：2019-02-01
申请号：TW106106176
申请日：2017-02-23
发明人： 曹鈞涵 , TSAO, CHUN-HAN , 陳志明 , CHEN, CHIH-MING , 陳漢譽 , CHEN, HAN-YU , 王嗣裕 , WANG, SZU-YU , 趙蘭璘 , CHAO, LAN-LIN , 蔡正原 , TSAI, CHENG-YUAN
IPC分类号： H01L21/768 , H01L29/45
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公开(公告)号：TW201806080A
公开(公告)日：2018-02-16
申请号：TW106106176
申请日：2017-02-23
发明人： 曹鈞涵 , TSAO, CHUN-HAN , 陳志明 , CHEN, CHIH-MING , 陳漢譽 , CHEN, HAN-YU , 王嗣裕 , WANG, SZU-YU , 趙蘭璘 , CHAO, LAN-LIN , 蔡正原 , TSAI, CHENG-YUAN
IPC分类号： H01L21/768 , H01L29/45
CPC分类号： H01L29/42344 , H01L21/02063 , H01L21/28052 , H01L21/28518 , H01L21/76834 , H01L27/11568 , H01L27/11573 , H01L28/00 , H01L29/665
摘要： 本揭露提供半導體裝置及其製造方法。該半導體裝置包含一半導體結構、一介電層、一金屬-半導體化合物薄膜以及一覆蓋層。該半導體結構具有一上表面與一側面。該介電層包圍該半導體結構的該側面，並且暴露該半導體結構的該上表面。該金屬-半導體化合物薄膜位於該半導體結構上，其中該介電層暴露該金屬-半導體化合物薄膜的一表面的一部分。該覆蓋層包圍由該介電層暴露的該金屬-半導體化合物薄膜的該表面的該部分，並且暴露該介電層。
简体摘要： 本揭露提供半导体设备及其制造方法。该半导体设备包含一半导体结构、一介电层、一金属-半导体化合物薄膜以及一覆盖层。该半导体结构具有一上表面与一侧面。该介电层包围该半导体结构的该侧面，并且暴露该半导体结构的该上表面。该金属-半导体化合物薄膜位于该半导体结构上，其中该介电层暴露该金属-半导体化合物薄膜的一表面的一部分。该覆盖层包围由该介电层暴露的该金属-半导体化合物薄膜的该表面的该部分，并且暴露该介电层。
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