公开(公告)号：TW202018865A

公开(公告)日：2020-05-16

申请号：TW108138186

申请日：2019-10-23

Applicant: 台灣積體電路製造股份有限公司 ,  TAIWAN SEMICONDUCTOR MANUFACTURING CO., LTD.

Inventor： 楊正宇 ,  YANG, CHENG-YU ,  陳彥廷 ,  CHEN, YEN-TING ,  李威養 ,  LEE, WEI-YANG ,  楊豐誠 ,  YANG, FENG-CHENG ,  陳燕銘 ,  CHEN, YEN-MING

IPC: H01L21/768

Abstract: 此處說明包含具有切割金屬閘極的鰭狀場效電晶體的半導體裝置與其形成方法。方法包括形成切割金屬閘極保護蓋結構於半導體基板中的切割金屬閘極虛置閘極插塞的頂部。切割金屬閘極保護蓋結構避免切割金屬閘極區中的虛置填充材料消耗與損傷，亦避免蝕刻製程時形成不想要的聚合物及/或殘留副產物於鰭狀場效電晶體的磊晶區上表面上。

Abstract in simplified Chinese: 此处说明包含具有切割金属闸极的鳍状场效应管的半导体设备与其形成方法。方法包括形成切割金属闸极保护盖结构于半导体基板中的切割金属闸极虚置闸极插塞的顶部。切割金属闸极保护盖结构避免切割金属闸极区中的虚置填充材料消耗与损伤，亦避免蚀刻制程时形成不想要的聚合物及/或残留副产物于鳍状场效应管的磊晶区上表面上。

公开(公告)号：TW202030887A

公开(公告)日：2020-08-16

申请号：TW108134774

申请日：2019-09-26

Applicant: 台灣積體電路製造股份有限公司 ,  TAIWAN SEMICONDUCTOR MANUFACTURING CO., LTD.

Inventor： 柳依秀 ,  LIU, YI-HSIU ,  陳彥廷 ,  CHEN, YEN-TING ,  李宗霖 ,  LEE, TSUNG-LIN ,  李威養 ,  LEE, WEI-YANG ,  楊豐誠 ,  YANG, FENG-CHENG ,  陳燕銘 ,  CHEN, YEN-MING

IPC: H01L29/78 ,  H01L21/336

Abstract: 半導體結構包含第一裝置和第二裝置。第一裝置包含：在主動區上方形成的第一閘極結構以及設置為與第一閘極結構相鄰的第一空氣間隔物。第二裝置包含：在隔離結構上方形成的第二閘極結構以及設置為與第二閘極結構相鄰的第二空氣間隔物。第一空氣間隔物和第二空氣間隔物具有不同的尺寸。

Abstract in simplified Chinese: 半导体结构包含第一设备和第二设备。第一设备包含：在主动区上方形成的第一闸极结构以及设置为与第一闸极结构相邻的第一空气间隔物。第二设备包含：在隔离结构上方形成的第二闸极结构以及设置为与第二闸极结构相邻的第二空气间隔物。第一空气间隔物和第二空气间隔物具有不同的尺寸。

公开(公告)号：TW202022992A

公开(公告)日：2020-06-16

申请号：TW108142046

申请日：2019-11-20

Applicant: 台灣積體電路製造股份有限公司 ,  TAIWAN SEMICONDUCTOR MANUFACTURING CO., LTD.

Inventor： 鄞金木 ,  YIN, JIN-MU ,  高弘昭 ,  KAO, HUNG-CHAO ,  陳殿豪 ,  CHEN, DIAN-HAU ,  陳蕙祺 ,  CHEN, HUI-CHI ,  沈香谷 ,  SHEN, HSIANG-KU ,  陳燕銘 ,  CHEN, YEN-MING

IPC: H01L21/822

Abstract: 本發明實施例揭露三維金屬-絕緣體-金屬超高密度（3D-MIM-SHD）電容器和半導體裝置的製造方法。一種方法包含在半導體基底上方沉積第一介電材料的基礎層，以及在基礎層中蝕刻出一系列凹槽。一旦將一系列凹槽蝕刻至基礎層中，就可以在此系列凹槽中沉積一系列導電層和介電層，以形成由介電層隔開的三維波狀導電層堆疊。可以形成第一接觸插塞穿過波狀堆疊的中間導電層，並且可以形成第二接觸插塞穿過波狀堆疊的頂部導電層和底部導電層。接觸插塞將導電層電耦合至半導體基底的一或多個主動裝置。

Abstract in simplified Chinese: 本发明实施例揭露三维金属-绝缘体-金属超高密度（3D-MIM-SHD）电容器和半导体设备的制造方法。一种方法包含在半导体基底上方沉积第一介电材料的基础层，以及在基础层中蚀刻出一系列凹槽。一旦将一系列凹槽蚀刻至基础层中，就可以在此系列凹槽中沉积一系列导电层和介电层，以形成由介电层隔开的三维波状导电层堆栈。可以形成第一接触插塞穿过波状堆栈的中间导电层，并且可以形成第二接触插塞穿过波状堆栈的顶部导电层和底部导电层。接触插塞将导电层电耦合至半导体基底的一或多个主动设备。

公开(公告)号：TW202008601A

公开(公告)日：2020-02-16

申请号：TW108124069

申请日：2019-07-09

Applicant: 台灣積體電路製造股份有限公司 ,  TAIWAN SEMICONDUCTOR MANUFACTURING CO., LTD.

Inventor： 黃致凡 ,  HUANG, CHIH-FAN ,  高弘昭 ,  KAO, HUNG-CHAO ,  蕭遠洋 ,  HSIAO, YUAN-YANG ,  蕭琮介 ,  HSIAO, TSUNG-CHIEH ,  沈香谷 ,  SHEN, HSIANG-KU ,  陳蕙祺 ,  CHEN, HUI-CHI ,  陳殿豪 ,  CHEN, DIAN-HAU ,  陳燕銘 ,  CHEN, YEN-MING

IPC: H01L29/94 ,  H01L29/06

Abstract: 一種金屬-絕緣體-金屬電容器結構包含半導體基板和位於半導體基板上方的底部導電層，底部導電層相對於半導體基板的頂表面具有傾斜側壁。金屬-絕緣體-金屬電容器結構更包含位於底部導電層上方的頂部導電層，頂部導電層相對於半導體基板的頂表面具有垂直側壁。金屬-絕緣體-金屬電容器結構更包含介於底部導電層和頂部導電層之間的絕緣層，絕緣層覆蓋底部導電層的傾斜側壁。

Abstract in simplified Chinese: 一种金属-绝缘体-金属电容器结构包含半导体基板和位于半导体基板上方的底部导电层，底部导电层相对于半导体基板的顶表面具有倾斜侧壁。金属-绝缘体-金属电容器结构更包含位于底部导电层上方的顶部导电层，顶部导电层相对于半导体基板的顶表面具有垂直侧壁。金属-绝缘体-金属电容器结构更包含介于底部导电层和顶部导电层之间的绝缘层，绝缘层覆盖底部导电层的倾斜侧壁。

公开(公告)号：TW201729133A

公开(公告)日：2017-08-16

申请号：TW105137510

申请日：2016-11-16

Applicant: 台灣積體電路製造股份有限公司 ,  TAIWAN SEMICONDUCTOR MANUFACTURING COMPANY LTD.

Inventor： 蕭錦濤 ,  SIO, KAM-TOU ,  溫宗堯 ,  WEN, TSUNG-YAO ,  賴志明 ,  LAI, CHIH-MING ,  楊惠婷 ,  YANG, HUI-TING ,  賴瑞堯 ,  LAI, JUI-YAO ,  陳志良 ,  CHEN, CHIH-LIANG ,  陳俊光 ,  CHEN, CHUN-KUANG ,  劉如淦 ,  LIU, RU-GUN ,  陳燕銘 ,  CHEN, YEN-MING ,  楊 超源 ,  YOUNG, CHEW-YUEN

IPC: G06F17/50 ,  H01L21/027

CPC classification number: G06F17/5072 ,  G06F17/5081 ,  G06F2217/12 ,  Y02P90/265

Abstract: 由至少一個處理器執行一種佈局修改方法。該佈局修改方法包含：由該至少一個處理器分析一電路單元佈局之複數個特定佈局片段之分配以判定來自該複數個特定佈局片段之一第一特定佈局片段及一第二特定佈局片段；由該至少一個處理器判定該第一特定佈局片段及該第二特定佈局片段是否耦合至一第一訊號位準；及當該第一特定佈局片段及該第二特定佈局片段耦合至該第一訊號位準時，由該至少一個處理器將該第一特定佈局片段及該第二特定佈局片段合併成一第一經合併佈局片段。

Abstract in simplified Chinese: 由至少一个处理器运行一种布局修改方法。该布局修改方法包含：由该至少一个处理器分析一电路单元布局之复数个特定布局片段之分配以判定来自该复数个特定布局片段之一第一特定布局片段及一第二特定布局片段；由该至少一个处理器判定该第一特定布局片段及该第二特定布局片段是否耦合至一第一信号位准；及当该第一特定布局片段及该第二特定布局片段耦合至该第一信号位准时，由该至少一个处理器将该第一特定布局片段及该第二特定布局片段合并成一第一经合并布局片段。