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    記憶體結構及其形成方法
    1.
    发明专利
    記憶體結構及其形成方法 审中-公开
    内存结构及其形成方法

    公开(公告)号：TW202008591A

    公开(公告)日：2020-02-16

    申请号：TW107131271

    申请日：2018-09-06

    申请人： 大陸商長江存儲科技有限責任公司 ,  YANGTZE MEMORY TECHNOLOGIES CO., LTD.

    发明人： 董金文 ,  DONG, JIN WEN ,  陳俊 ,  CHEN, JUN ,  夏志良 ,  XIA, ZHILIANG ,  華 子群 ,  HUA, ZI QUN ,  朱繼鋒 ,  ZHU, JIFENG ,  陳赫 ,  CHEN, HE

    IPC分类号： H01L29/36 ,  H01L27/11551 ,  H01L21/8239

    摘要： 本發明涉及一種記憶體結構及其形成方法，所述記憶體結構包括：第一基底，包括襯底層和儲存層，所述襯底層具有相對的第一表面和第二表面，所述儲存層位於所述襯底層的第一表面上，所述襯底層內具有摻雜井；隔離結構貫穿所述襯底層，且位於所述摻雜井邊緣，用於隔離所述摻雜井與周圍的襯底層。所述記憶體結構能夠避免摻雜井與襯底層之間的漏電，提高性能。

    简体摘要： 本发明涉及一种内存结构及其形成方法，所述内存结构包括：第一基底，包括衬底层和存储层，所述衬底层具有相对的第一表面和第二表面，所述存储层位于所述衬底层的第一表面上，所述衬底层内具有掺杂井；隔离结构贯穿所述衬底层，且位于所述掺杂井边缘，用于隔离所述掺杂井与周围的衬底层。所述内存结构能够避免掺杂井与衬底层之间的漏电，提高性能。

    三維記憶體元件及其製作方法
    2.
    发明专利
    三維記憶體元件及其製作方法 审中-公开
    三维内存组件及其制作方法

    公开(公告)号：TW201919208A

    公开(公告)日：2019-05-16

    申请号：TW107131892

    申请日：2018-09-11

    申请人： 大陸商長江存儲科技有限責任公司 ,  YANGTZE MEMORY TECHNOLOGIES CO., LTD.

    发明人： 胡禺石 ,  HU, YUSHI ,  陶謙 ,  TAO, QIAN ,  楊號號 ,  YANG, HAOHAO ,  董金文 ,  DONG, JIN WEN ,  陳俊 ,  CHEN, JUN ,  呂 震宇 ,  LU, ZHENYU

    IPC分类号： H01L27/11524 ,  G11C11/41

    摘要： 實施例公開了3D記憶體元件和製造方法的實施例。該方法可以包括：在基底上形成交替介電堆疊；形成穿透交替介電堆疊的通道孔，以暴露基底的表面；在通道孔的底部形成磊晶層；形成覆蓋通道孔的側壁和磊晶層的頂表面的功能層；形成覆蓋功能層的保護層；去除部分的功能層和保護層以形成開口以暴露磊晶層的表面；橫向擴展開口以增加通道孔底部的磊晶層的暴露面積；以及在通道孔的側壁上形成通道結構，並通過經擴展的開口與磊晶層電接觸。

    简体摘要： 实施例公开了3D内存组件和制造方法的实施例。该方法可以包括：在基底上形成交替介电堆栈；形成穿透交替介电堆栈的信道孔，以暴露基底的表面；在信道孔的底部形成磊晶层；形成覆盖信道孔的侧壁和磊晶层的顶表面的功能层；形成覆盖功能层的保护层；去除部分的功能层和保护层以形成开口以暴露磊晶层的表面；横向扩展开口以增加信道孔底部的磊晶层的暴露面积；以及在信道孔的侧壁上形成信道结构，并通过经扩展的开口与磊晶层电接触。

    記憶體結構及其形成方法
    4.
    发明专利
    記憶體結構及其形成方法 审中-公开
    内存结构及其形成方法

    公开(公告)号：TW202008566A

    公开(公告)日：2020-02-16

    申请号：TW107131290

    申请日：2018-09-06

    申请人： 大陸商長江存儲科技有限責任公司 ,  YANGTZE MEMORY TECHNOLOGIES CO., LTD.

    发明人： 陳赫 ,  CHEN, HE ,  董金文 ,  DONG, JIN WEN ,  朱繼鋒 ,  ZHU, JIFENG ,  華 子群 ,  HUA, ZI QUN ,  肖亮 ,  XIAO, LIANG ,  王永慶 ,  WANG, YONG QING

    IPC分类号： H01L27/11529 ,  H01L21/76

    摘要： 本發明涉及一種記憶體結構及其形成方法，所述記憶體結構包括：第一基底，包括：襯底層和儲存層，所述襯底層具有相對的第一表面和第二表面，所述儲存層位於所述襯底層的第一表面上，所述第一基底包括焊墊區域；介質層，位於所述襯底層的第二表面上；焊墊，位於所述焊墊區域上的介質層表面；隔離結構，貫穿所述襯底層，位於所述焊墊區域邊緣，包圍所述焊墊區域內的襯底層，用於隔離所述焊墊區域內的襯底層與所述隔離結構週邊的襯底層。本發明的記憶體結構中焊墊與襯底層之間的寄生電容被減小，有利於提高記憶體性能。

    简体摘要： 本发明涉及一种内存结构及其形成方法，所述内存结构包括：第一基底，包括：衬底层和存储层，所述衬底层具有相对的第一表面和第二表面，所述存储层位于所述衬底层的第一表面上，所述第一基底包括焊垫区域；介质层，位于所述衬底层的第二表面上；焊垫，位于所述焊垫区域上的介质层表面；隔离结构，贯穿所述衬底层，位于所述焊垫区域边缘，包围所述焊垫区域内的衬底层，用于隔离所述焊垫区域内的衬底层与所述隔离结构周边的衬底层。本发明的内存结构中焊垫与衬底层之间的寄生电容被减小，有利于提高内存性能。

    三維記憶體裝置
    7.
    发明专利
    三維記憶體裝置 审中-公开
    三维内存设备

    公开(公告)号：TW202008568A

    公开(公告)日：2020-02-16

    申请号：TW107129079

    申请日：2018-08-21

    申请人： 大陸商長江存儲科技有限責任公司 ,  YANGTZE MEMORY TECHNOLOGIES CO., LTD.

    发明人： 陳俊 ,  CHEN, JUN ,  朱繼鋒 ,  ZHU, JIFENG ,  呂 震宇 ,  LU, ZHENYU ,  胡禺石 ,  HU, YUSHI ,  董金文 ,  DONG, JIN WEN ,  姚蘭 ,  YAO, LAN

    IPC分类号： H01L27/11551

    摘要： 本公開提供了三維（3D）記憶體裝置的實施例。在示例中，3D記憶體裝置包括基底、設置在基底上的周邊設備、設置在周邊設備之上並包括複數個導體/介電質層對的儲存堆疊層、以及複數個記憶體串。每個記憶體串垂直延伸穿過儲存堆疊層，並且包括汲極選擇閘和汲極選擇閘之上的源極選擇閘。在儲存堆疊層的階梯結構中的沿著遠離基底的垂直方向的導體/介電質層對的邊緣朝向記憶體串橫向交錯排列。

    简体摘要： 本公开提供了三维（3D）内存设备的实施例。在示例中，3D内存设备包括基底、设置在基底上的周边设备、设置在周边设备之上并包括复数个导体/介电质层对的存储堆栈层、以及复数个内存串。每个内存串垂直延伸穿过存储堆栈层，并且包括汲极选择闸和汲极选择闸之上的源极选择闸。在存储堆栈层的阶梯结构中的沿着远离基底的垂直方向的导体/介电质层对的边缘朝向内存串横向交错排列。

    用於形成雙鑲嵌互連結構的方法
    10.
    发明专利
    用於形成雙鑲嵌互連結構的方法 审中-公开
    用于形成双镶嵌互链接构的方法

    公开(公告)号：TW202027179A

    公开(公告)日：2020-07-16

    申请号：TW108106501

    申请日：2019-02-26

    申请人： 大陸商長江存儲科技有限責任公司 ,  YANGTZE MEMORY TECHNOLOGIES CO., LTD.

    发明人： 許健 ,  XU, JIAN ,  肖亮 ,  XIAO, LIANG ,  董金文 ,  DONG, JIN WEN ,  嚴孟 ,  YAN, MENG ,  肖莉紅 ,  XIAO, LI HONG

    IPC分类号： H01L21/60

    摘要： 一種用於形成雙鑲嵌互連結構的方法。首先提供一基底，所述基底具有一導體層、導體層上的一蝕刻停止層、蝕刻停止層上的一介電堆疊層和介電堆疊層上的一硬遮罩層。在硬遮罩層上形成具有一光阻開口的一光阻層。透過光阻開口蝕刻硬遮罩層以形成硬遮罩開口。透過硬遮罩開口蝕刻介電堆疊層以形成局部通路孔。修整光阻層以在局部通路孔上方形成一加寬的光阻開口。透過加寬的光阻開口蝕刻硬遮罩層，以在局部通路孔上方形成一加寬的硬遮罩開口。透過加寬的硬遮罩開口和局部通路孔蝕刻介電堆疊層，以形成雙鑲嵌通孔。

    简体摘要： 一种用于形成双镶嵌互链接构的方法。首先提供一基底，所述基底具有一导体层、导体层上的一蚀刻停止层、蚀刻停止层上的一介电堆栈层和介电堆栈层上的一硬遮罩层。在硬遮罩层上形成具有一光阻开口的一光阻层。透过光阻开口蚀刻硬遮罩层以形成硬遮罩开口。透过硬遮罩开口蚀刻介电堆栈层以形成局部通路孔。修整光阻层以在局部通路孔上方形成一加宽的光阻开口。透过加宽的光阻开口蚀刻硬遮罩层，以在局部通路孔上方形成一加宽的硬遮罩开口。透过加宽的硬遮罩开口和局部通路孔蚀刻介电堆栈层，以形成双镶嵌通孔。