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    記憶體與積體電路的製造方法
    2.
    发明专利
    記憶體與積體電路的製造方法 审中-公开
    内存与集成电路的制造方法

    公开(公告)号：TW201947740A

    公开(公告)日：2019-12-16

    申请号：TW108104675

    申请日：2019-02-12

    申请人： 旺宏電子股份有限公司 ,  MACRONIX INTERNATIONAL CO., LTD.

    发明人： 龍翔瀾 ,  LUNG, HSIANG-LAN ,  賴二琨 ,  LAI, ERH-KUN ,  李明修 ,  LEE, MING-HSIU ,  葉巧雯 ,  YEH, CHIAO-WEN

    IPC分类号： H01L27/115 ,  G11C8/16

    摘要： 一種積體電路，包括具有複數個記憶胞階層的一三維交叉點記憶體，此些記憶胞階層設置在具有交替的寬區域與窄區域的第一存取線與第二存取線的交叉點上。三維交叉點記憶體的製程包括使用三個圖案來進行圖案化：一第一圖案，定義記憶胞；一第二圖案，定義第一存取線；一第三圖案，定義第二存取線。

    简体摘要： 一种集成电路，包括具有复数个记忆胞阶层的一三维交叉点内存，此些记忆胞阶层设置在具有交替的宽区域与窄区域的第一存取线与第二存取线的交叉点上。三维交叉点内存的制程包括使用三个图案来进行图案化：一第一图案，定义记忆胞；一第二图案，定义第一存取线；一第三图案，定义第二存取线。

    記憶體裝置及應用其之積體電路之製造方法
    3.
    发明专利
    記憶體裝置及應用其之積體電路之製造方法 审中-公开
    内存设备及应用其之集成电路之制造方法

    公开(公告)号：TW201947738A

    公开(公告)日：2019-12-16

    申请号：TW108113994

    申请日：2019-04-22

    申请人： 旺宏電子股份有限公司 ,  MACRONIX INTERNATIONAL CO., LTD.

    发明人： 龍翔瀾 ,  LUNG, HSIANG-LAN ,  賴二琨 ,  LAI, ERH-KUN ,  葉巧雯 ,  YEH, CHIAO-WEN

    IPC分类号： H01L27/10 ,  H01L21/82

    摘要： 一種三維記憶體，包括多個第一存取線階層、多個第二存取線階層及多個記憶胞階層。記憶胞階層配置於對應的第一存取線階層及第二存取線階層之間。第一存取線階層包括沿第一方向延伸的多個第一存取線以及配置於第一存取線之間之第一犧牲材料的多個剩餘部分。第二存取線階層包括沿第二方向延伸的多個第二存取線以及配置於第二存取線之間之第二犧牲材料的多個剩餘部分。記憶胞階層包括在相鄰的第一存取線階層與第二存取線階層中配置於第一存取線與第二存取線之間之交叉點中的記憶柱之陣列。

    简体摘要： 一种三维内存，包括多个第一存取线阶层、多个第二存取线阶层及多个记忆胞阶层。记忆胞阶层配置于对应的第一存取线阶层及第二存取线阶层之间。第一存取线阶层包括沿第一方向延伸的多个第一存取线以及配置于第一存取线之间之第一牺牲材料的多个剩余部分。第二存取线阶层包括沿第二方向延伸的多个第二存取线以及配置于第二存取线之间之第二牺牲材料的多个剩余部分。记忆胞阶层包括在相邻的第一存取线阶层与第二存取线阶层中配置于第一存取线与第二存取线之间之交叉点中的记忆柱之数组。

    三維堆疊半導體結構之製造方法及其製得之結構
    6.
    发明专利
    三維堆疊半導體結構之製造方法及其製得之結構 审中-公开
    三维堆栈半导体结构之制造方法及其制得之结构

    公开(公告)号：TW201911543A

    公开(公告)日：2019-03-16

    申请号：TW106125625

    申请日：2017-07-28

    申请人： 旺宏電子股份有限公司 ,  MACRONIX INTERNATIONAL CO., LTD.

    发明人： 賴二琨 ,  LAI, ERH-KUN ,  龍翔瀾 ,  LUNG, HSIANG-LAN

    IPC分类号： H01L27/11551

    摘要： 一種三維堆疊半導體結構之製造方法及其製得之結構。實施例之製造方法中，形成一多層堆疊於一基板上方，多層堆疊包括複數個氮化層和複數個多晶矽層交替堆疊而成。形成複數個通道孔垂直於基板。圖案化多層堆疊而形成線性間距於通道孔之間且垂直於基板，其中該些線性間距向下延伸而暴露出氮化層和多晶矽層之側壁。透過線性間距以具有氣隙之複數層絕緣層置換多晶矽層，和透過線性間距以複數層導電層置換氮化層。

    简体摘要： 一种三维堆栈半导体结构之制造方法及其制得之结构。实施例之制造方法中，形成一多层堆栈于一基板上方，多层堆栈包括复数个氮化层和复数个多晶硅层交替堆栈而成。形成复数个信道孔垂直于基板。图案化多层堆栈而形成线性间距于信道孔之间且垂直于基板，其中该些线性间距向下延伸而暴露出氮化层和多晶硅层之侧壁。透过线性间距以具有气隙之复数层绝缘层置换多晶硅层，和透过线性间距以复数层导电层置换氮化层。

    立體NAND記憶體的鋸齒型電荷儲存結構
    9.
    发明专利
    立體NAND記憶體的鋸齒型電荷儲存結構 审中-公开
    三維NAND内存的锯齿型电荷存储结构

    公开(公告)号：TW202027261A

    公开(公告)日：2020-07-16

    申请号：TW108105665

    申请日：2019-02-20

    申请人： 旺宏電子股份有限公司 ,  MACRONIX INTERNATIONAL CO., LTD.

    发明人： 賴二琨 ,  LAI, ERH-KUN ,  龍翔瀾 ,  LUNG, HSIANG-LAN

    IPC分类号： H01L27/11578 ,  H01L27/1157

    摘要： 一種記憶體元件，包括藉由位於基材上被絕緣層隔離的多個導電條帶所組成的導電條帶堆疊結構，以及設置在穿過導電條帶堆疊結構到基材的開孔中的垂直通道結構。垂直通道結構設置在穿過導電條帶堆疊結構的開孔中。電荷儲存結構設置在導電條帶和垂直通道結構的交叉點處，電荷儲存結構包括多重材料層。 絕緣層具有從垂直通道結構向內凹陷的側壁。電荷儲存結構的多重材料層的電荷儲存層設置於絕緣層的側壁。介電材料設置在垂直通道結構和位於絕緣層側壁上的電荷儲存層之間。

    简体摘要： 一种内存组件，包括借由位于基材上被绝缘层隔离的多个导电条带所组成的导电条带堆栈结构，以及设置在穿过导电条带堆栈结构到基材的开孔中的垂直信道结构。垂直信道结构设置在穿过导电条带堆栈结构的开孔中。电荷存储结构设置在导电条带和垂直信道结构的交叉点处，电荷存储结构包括多重材料层。 绝缘层具有从垂直信道结构向内凹陷的侧壁。电荷存储结构的多重材料层的电荷存储层设置于绝缘层的侧壁。介电材料设置在垂直信道结构和位于绝缘层侧壁上的电荷存储层之间。