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公开(公告)号：TWI671760B
公开(公告)日：2019-09-11
申请号：TW107134197
申请日：2018-09-27
发明人： 何信義 , HO, HSIN-YI , 龍翔瀾 , LUNG, HSIANG-LAN
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公开(公告)号：TW202008357A
公开(公告)日：2020-02-16
申请号：TW107134197
申请日：2018-09-27
发明人： 何信義 , HO, HSIN-YI , 龍翔瀾 , LUNG, HSIANG-LAN
摘要： 一種積體電路，包括三維交叉點記憶體陣列，此三維交叉點記憶體陣列具有設置在N個第一存取線層和P個第二存取線層的交叉點處的M層的記憶胞。此積體電路還包括第一和第二組的第一存取線驅動器。第一組第一存取線驅動器可操作地耦接以將共第一操作電壓施加到奇數的第一存取線層中所選擇的第一存取線。第二組第一存取線驅動器可操作地耦合以將共第一操作電壓施加到偶數的第一存取線層中所選擇的第一存取線。多組的第二存取線驅動器可操作地配置來將第二操作電壓施加到所選擇的第二存取線層中所選擇的第二存取線。
简体摘要： 一种集成电路，包括三维交叉点内存数组，此三维交叉点内存数组具有设置在N个第一存取线层和P个第二存取线层的交叉点处的M层的记忆胞。此集成电路还包括第一和第二组的第一存取线驱动器。第一组第一存取线驱动器可操作地耦接以将共第一操作电压施加到奇数的第一存取线层中所选择的第一存取线。第二组第一存取线驱动器可操作地耦合以将共第一操作电压施加到偶数的第一存取线层中所选择的第一存取线。多组的第二存取线驱动器可操作地配置来将第二操作电压施加到所选择的第二存取线层中所选择的第二存取线。
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公开(公告)号：TWI573146B
公开(公告)日：2017-03-01
申请号：TW104117258
申请日：2015-05-28
发明人： 何信義 , HO, HSIN-YI , 龍翔瀾 , LUNG, HSIANG-LAN , 簡維志 , CHIEN, WEI-CHIH , 陳土順 , CHEN, TU-SHUN , 陳嘉榮 , CHEN, CHIA-JUNG
IPC分类号： G11C29/42
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公开(公告)号：TWI602179B
公开(公告)日：2017-10-11
申请号：TW105126346
申请日：2016-08-18
申请人： 旺宏電子股份有限公司 , MACRONIX INTERNATIONAL CO., LTD. , 國際商業機器股份有限公司 , INTERNATIONAL BUSINESS MACHINES CORPORATION
发明人： 龍翔瀾 , LUNG, HSIANG-LAN , 何信義 , HO, HSIN-YI , 劉易士 史考特 , LEWIS, SCOTT C. , 喬登 李察 , JORDAN, RICHARD C.
CPC分类号： G11C13/0097 , G11C7/1039 , G11C7/1048 , G11C7/1051 , G11C7/1066 , G11C7/1072 , G11C7/1078 , G11C13/0004 , G11C13/0023 , G11C13/004 , G11C13/0061 , G11C13/0069
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公开(公告)号：TW201719657A
公开(公告)日：2017-06-01
申请号：TW105126346
申请日：2016-08-18
申请人： 旺宏電子股份有限公司 , MACRONIX INTERNATIONAL CO., LTD. , 國際商業機器股份有限公司 , INTERNATIONAL BUSINESS MACHINES CORPORATION
发明人： 龍翔瀾 , LUNG, HSIANG-LAN , 何信義 , HO, HSIN-YI , 劉易士 史考特 , LEWIS, SCOTT C. , 喬登 李察 , JORDAN, RICHARD C.
CPC分类号： G11C13/0097 , G11C7/1039 , G11C7/1048 , G11C7/1051 , G11C7/1066 , G11C7/1072 , G11C7/1078 , G11C13/0004 , G11C13/0023 , G11C13/004 , G11C13/0061 , G11C13/0069
摘要： 提供一種讀取資料的記憶體，包含資料埠、第一記憶體及第二記憶體。資料埠包含並聯設置的B個傳輸器，在一時脈的上升緣及下降緣傳送資料。第一記憶體包含第一資料匯流排，第一資料匯流排包含N條線以並聯的傳送N個位元。第二記憶體包含第二資料匯流排，第二資料匯流排包含N條線以並聯的傳送N個位元。記憶體包含一資料路徑控制器，設置於第一記憶體以及第二記憶體之間並連接到資料埠。其中，在上升緣，資料分配器將包含B個位元的第一資料區段從第一資料匯流排分配到資料埠，並在下降緣，資料分配器將包含B個位元的第二資料區段從第二資料匯流排分配到資料埠。
简体摘要： 提供一种读取数据的内存，包含数据端口、第一内存及第二内存。数据端口包含并联设置的B个传输器，在一时脉的上升缘及下降缘发送数据。第一内存包含第一数据总线，第一数据总线包含N条线以并联的发送N个比特。第二内存包含第二数据总线，第二数据总线包含N条线以并联的发送N个比特。内存包含一数据路径控制器，设置于第一内存以及第二内存之间并连接到数据端口。其中，在上升缘，数据分配器将包含B个比特的第一数据区段从第一数据总线分配到数据端口，并在下降缘，数据分配器将包含B个比特的第二数据区段从第二数据总线分配到数据端口。
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公开(公告)号：TW201642272A
公开(公告)日：2016-12-01
申请号：TW104117258
申请日：2015-05-28
发明人： 何信義 , HO, HSIN-YI , 龍翔瀾 , LUNG, HSIANG-LAN , 簡維志 , CHIEN, WEI-CHIH , 陳土順 , CHEN, TU-SHUN , 陳嘉榮 , CHEN, CHIA-JUNG
IPC分类号： G11C29/42
摘要： 一種記憶體裝置與其操作方法，且所述記憶體裝置的操作方法包括下列步驟。執行程式化操作以將原始資料寫入至記憶體裝置中的第一記憶體陣列。驗證第一記憶體陣列中的原始資料，並依據驗證結果而決定是否產生寫入訊號。依據原始資料產生錯誤校正碼，並將錯誤校正碼與寫入位址暫存在記憶體裝置中的緩衝電路。以及，當寫入訊號被產生時，將緩衝電路中的錯誤校正碼與寫入位址寫入至記憶體裝置中的第二記憶體陣列。
简体摘要： 一种内存设备与其操作方法，且所述内存设备的操作方法包括下列步骤。运行进程化操作以将原始数据写入至内存设备中的第一内存数组。验证第一内存数组中的原始数据，并依据验证结果而决定是否产生写入信号。依据原始数据产生错误校正码，并将错误校正码与写入位址暂存在内存设备中的缓冲电路。以及，当写入信号被产生时，将缓冲电路中的错误校正码与写入位址写入至内存设备中的第二内存数组。
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