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    半導體記憶裝置
    3.
    发明专利
    半導體記憶裝置 审中-公开
    半导体记忆设备

    公开(公告)号：TW201818508A

    公开(公告)日：2018-05-16

    申请号：TW106104802

    申请日：2017-02-14

    申请人： 東芝記憶體股份有限公司 ,  TOSHIBA MEMORY CORPORATION

    发明人： 伊藤孝政 ,  ITO, TAKAMASA ,  福住嘉晃 ,  FUKUZUMI, YOSHIAKI

    IPC分类号： H01L21/8239 ,  H01L27/13 ,  H01L27/105

    摘要： 本發明之實施形態提供一種電極膜之電阻較低之半導體記憶裝置。實施形態之半導體記憶裝置具備：第1電極膜，其沿第1方向延伸；第2電極膜，其設置於上述第1電極膜之第2方向，沿上述第1方向延伸；第3電極膜，其設置於上述第1電極膜之上述第2方向，沿上述第1方向延伸；絕緣構件，其設置於上述第2電極膜與上述第3電極膜之間，沿上述第1方向延伸；第1半導體構件，其沿上述第2方向延伸，且貫穿上述第1電極膜及上述第2電極膜；第2半導體構件，其沿上述第2方向延伸，且貫穿上述第1電極膜及上述第3電極膜；以及第3半導體構件，其沿上述第2方向延伸，第1部分配置於上述第2電極膜與上述第3電極膜之間，與上述絕緣構件相接，第2部分貫穿上述第1電極膜。於上述第1方向上，上述第3半導體構件之排列密度小於上述第1半導體構件之排列密度及上述第2半導體構件之排列密度。

    简体摘要： 本发明之实施形态提供一种电极膜之电阻较低之半导体记忆设备。实施形态之半导体记忆设备具备：第1电极膜，其沿第1方向延伸；第2电极膜，其设置于上述第1电极膜之第2方向，沿上述第1方向延伸；第3电极膜，其设置于上述第1电极膜之上述第2方向，沿上述第1方向延伸；绝缘构件，其设置于上述第2电极膜与上述第3电极膜之间，沿上述第1方向延伸；第1半导体构件，其沿上述第2方向延伸，且贯穿上述第1电极膜及上述第2电极膜；第2半导体构件，其沿上述第2方向延伸，且贯穿上述第1电极膜及上述第3电极膜；以及第3半导体构件，其沿上述第2方向延伸，第1部分配置于上述第2电极膜与上述第3电极膜之间，与上述绝缘构件相接，第2部分贯穿上述第1电极膜。于上述第1方向上，上述第3半导体构件之排列密度小于上述第1半导体构件之排列密度及上述第2半导体构件之排列密度。

    半導體記憶裝置
    4.
    发明专利
    半導體記憶裝置 审中-公开
    半导体记忆设备

    公开(公告)号：TW202018912A

    公开(公告)日：2020-05-16

    申请号：TW108126241

    申请日：2015-02-06

    申请人： 日商東芝記憶體股份有限公司 ,  TOSHIBA MEMORY CORPORATION

    发明人： 福住嘉晃 ,  FUKUZUMI, YOSHIAKI ,  荒井伸也 ,  ARAI, SHINYA ,  十大毅 ,  TSUJI, MASAKI ,  青地英明 ,  AOCHI, HIDEAKI ,  田中啓安 ,  TANAKA, HIROYASU

    IPC分类号： H01L27/105

    摘要： 本發明之半導體記憶裝置包括：連接構件，其包含半導體材料；第1電極膜，其設置於連接構件之至少上方；第1絕緣膜，其設置於第1電極膜上；積層體，其設置於第1絕緣膜上，且係由第2電極膜及第2絕緣膜交替積層而成；3根以上之半導體柱，其等沿互不相同之2個以上之方向排列，且於第2電極膜及第2絕緣膜之積層方向延伸，貫通積層體及第1絕緣膜而連接於連接構件；第3絕緣膜，其設置於半導體柱與積層體之間、以及連接構件與第1電極膜之間；及電荷儲存層，其設置於第3絕緣膜中之至少第2電極膜與半導體柱之間。

    简体摘要： 本发明之半导体记忆设备包括：连接构件，其包含半导体材料；第1电极膜，其设置于连接构件之至少上方；第1绝缘膜，其设置于第1电极膜上；积层体，其设置于第1绝缘膜上，且系由第2电极膜及第2绝缘膜交替积层而成；3根以上之半导体柱，其等沿互不相同之2个以上之方向排列，且于第2电极膜及第2绝缘膜之积层方向延伸，贯通积层体及第1绝缘膜而连接于连接构件；第3绝缘膜，其设置于半导体柱与积层体之间、以及连接构件与第1电极膜之间；及电荷存储层，其设置于第3绝缘膜中之至少第2电极膜与半导体柱之间。

    半導體記憶裝置
    5.
    发明专利
    半導體記憶裝置 审中-公开
    半导体记忆设备

    公开(公告)号：TW201947745A

    公开(公告)日：2019-12-16

    申请号：TW108104614

    申请日：2019-02-12

    申请人： 日商東芝記憶體股份有限公司 ,  TOSHIBA MEMORY CORPORATION

    发明人： 丸山貴之 ,  MARUYAMA, TAKAYUKI ,  福住嘉晃 ,  FUKUZUMI, YOSHIAKI ,  杉浦裕樹 ,  SUGIURA, YUKI ,  荒井伸也 ,  ARAI, SHINYA ,  菊島史恵 ,  KIKUSHIMA, FUMIE ,  須田圭介 ,  SUDA, KEISUKE ,  石田貴士 ,  ISHIDA, TAKASHI

    IPC分类号： H01L27/11551

    摘要： 本發明之半導體記憶裝置具備：複數個電極層，其等積層於第1半導體層之上方；第2半導體層，其貫穿上述複數個電極層，於其積層方向延伸，且於上述第1半導體層中具有端部；及第1膜，其位於上述第1半導體層中，與上述第1半導體層接觸。上述第1半導體層包含第1部分、第2部分及第3部分，上述第1膜位於上述第1部分與上述第2部分之間，上述第3部分位於上述第1膜與上述第2半導體層之間，將上述第1部分與上述第2部分連接。上述第2半導體層包含與上述第1半導體層之上述第3部分接觸之接觸部。

    简体摘要： 本发明之半导体记忆设备具备：复数个电极层，其等积层于第1半导体层之上方；第2半导体层，其贯穿上述复数个电极层，于其积层方向延伸，且于上述第1半导体层中具有端部；及第1膜，其位于上述第1半导体层中，与上述第1半导体层接触。上述第1半导体层包含第1部分、第2部分及第3部分，上述第1膜位于上述第1部分与上述第2部分之间，上述第3部分位于上述第1膜与上述第2半导体层之间，将上述第1部分与上述第2部分连接。上述第2半导体层包含与上述第1半导体层之上述第3部分接触之接触部。

    半導體記憶裝置
    8.
    发明专利
    半導體記憶裝置 审中-公开
    半导体记忆设备

    公开(公告)号：TW201903975A

    公开(公告)日：2019-01-16

    申请号：TW107135313

    申请日：2017-02-14

    申请人： 日商東芝記憶體股份有限公司 ,  TOSHIBA MEMORY CORPORATION

    发明人： 伊藤孝政 ,  ITO,TAKAMASA ,  福住嘉晃 ,  FUKUZUMI,YOSHIAKI

    IPC分类号： H01L21/8239 ,  H01L27/13 ,  H01L27/105

    摘要： 本發明之實施形態提供一種電極膜之電阻較低之半導體記憶裝置。 實施形態之半導體記憶裝置具備：第1電極膜，其沿第1方向延伸；第2電極膜，其設置於上述第1電極膜之第2方向，沿上述第1方向延伸；第3電極膜，其設置於上述第1電極膜之上述第2方向，沿上述第1方向延伸；絕緣構件，其設置於上述第2電極膜與上述第3電極膜之間，沿上述第1方向延伸；第1半導體構件，其沿上述第2方向延伸，且貫穿上述第1電極膜及上述第2電極膜；第2半導體構件，其沿上述第2方向延伸，且貫穿上述第1電極膜及上述第3電極膜；以及第3半導體構件，其沿上述第2方向延伸，第1部分配置於上述第2電極膜與上述第3電極膜之間，與上述絕緣構件相接，第2部分貫穿上述第1電極膜。於上述第1方向上，上述第3半導體構件之排列密度小於上述第1半導體構件之排列密度及上述第2半導體構件之排列密度。

    简体摘要： 本发明之实施形态提供一种电极膜之电阻较低之半导体记忆设备。 实施形态之半导体记忆设备具备：第1电极膜，其沿第1方向延伸；第2电极膜，其设置于上述第1电极膜之第2方向，沿上述第1方向延伸；第3电极膜，其设置于上述第1电极膜之上述第2方向，沿上述第1方向延伸；绝缘构件，其设置于上述第2电极膜与上述第3电极膜之间，沿上述第1方向延伸；第1半导体构件，其沿上述第2方向延伸，且贯穿上述第1电极膜及上述第2电极膜；第2半导体构件，其沿上述第2方向延伸，且贯穿上述第1电极膜及上述第3电极膜；以及第3半导体构件，其沿上述第2方向延伸，第1部分配置于上述第2电极膜与上述第3电极膜之间，与上述绝缘构件相接，第2部分贯穿上述第1电极膜。于上述第1方向上，上述第3半导体构件之排列密度小于上述第1半导体构件之排列密度及上述第2半导体构件之排列密度。