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    半導體元件及其製作方法
    1.
    发明专利
    半導體元件及其製作方法 审中-公开
    半导体组件及其制作方法

    公开(公告)号：TW201822332A

    公开(公告)日：2018-06-16

    申请号：TW105141092

    申请日：2016-12-12

    申请人： 聯華電子股份有限公司 ,  UNITED MICROELECTRONICS CORP.

    发明人： 呂佳霖 ,  LU, CHIA-LIN ,  陳俊隆 ,  CHEN, CHUN-LUNG ,  廖琨垣 ,  LIAO, KUN-YUAN ,  彭翔鴻 ,  PENG, HSIANG-HUNG ,  黃偉豪 ,  HUANG, WEI-HAO ,  洪慶文 ,  HUNG, CHING-WEN ,  黃志森 ,  HUANG, CHIH-SEN

    IPC分类号： H01L23/525 ,  H01L45/00

    摘要： 本發明披露一種製作半導體元件的方法。提供一基板，包含一第一區域，設有一第一電晶體、一第二區域，設有一第二晶體、一溝渠絕緣區域、一電阻形成區域。第一層間介電層覆蓋第一、第二區域與電阻形成區域。接著於第一、第二區域及電阻形成區域上形成一電阻材料層及一蓋層。圖案化蓋層及電阻材料層，於第一、第二區域上形成第一硬遮罩圖案，於電阻形成區域形成第二硬遮罩圖案。非等向性蝕刻電阻材料層。於基板上沉積第二層間介電層。利用遮罩及第一硬遮罩圖案圖案化第二層間介電層及第一層間介電層，形成接觸洞。

    简体摘要： 本发明披露一种制作半导体组件的方法。提供一基板，包含一第一区域，设有一第一晶体管、一第二区域，设有一第二晶体、一沟渠绝缘区域、一电阻形成区域。第一层间介电层覆盖第一、第二区域与电阻形成区域。接着于第一、第二区域及电阻形成区域上形成一电阻材料层及一盖层。图案化盖层及电阻材料层，于第一、第二区域上形成第一硬遮罩图案，于电阻形成区域形成第二硬遮罩图案。非等向性蚀刻电阻材料层。于基板上沉积第二层间介电层。利用遮罩及第一硬遮罩图案图案化第二层间介电层及第一层间介电层，形成接触洞。