公开(公告)号：US20090198948A1

公开(公告)日：2009-08-06

申请号：US12024186

申请日：2008-02-01

申请人： Ravi K. Arimilli ,  Balaram Sinharoy ,  William E. Speight ,  Lixin Zhang

发明人： Ravi K. Arimilli ,  Balaram Sinharoy ,  William E. Speight ,  Lixin Zhang

IPC分类号： G06F12/00

CPC分类号： G06F12/0862 ,  G06F2212/6028

摘要： A technique for performing indirect data prefetching includes determining a first memory address of a pointer associated with a data prefetch instruction. Content of a memory at the first memory address is then fetched. A second memory address is determined from the content of the memory at the first memory address. Finally, a data block (e.g., a cache line) including data at the second memory address is fetched (e.g., from the memory or another memory).

摘要翻译： 用于执行间接数据预取的技术包括确定与数据预取指令相关联的指针的第一存储器地址。 然后获取第一个存储器地址上的存储器的内容。 从第一存储器地址处的存储器的内容确定第二存储器地址。 最后，取出包括第二存储器地址上的数据的数据块（例如，高速缓存行）（例如，从存储器或另一个存储器）。

公开(公告)号：US20090132767A1

公开(公告)日：2009-05-21

申请号：US12355019

申请日：2009-01-16

申请人： Yaoqing Gao ,  William E. Speight ,  Lixin Zhang

发明人： Yaoqing Gao ,  William E. Speight ,  Lixin Zhang

IPC分类号： G06F12/08

CPC分类号： G06F12/0888 ,  G06F12/127 ,  Y02D10/13

摘要： A method for compiler assisted victim cache bypassing including: identifying a cache line as a candidate for victim cache bypassing; conveying a bypassing-the-victim-cache information to a hardware; and checking a state of the cache line to determine a modified state of the cache line, wherein the cache line is identified for cache bypassing if the cache line that has no reuse within a loop or loop nest and there is no immediate loop reuse or there is a substantial across loop reuse distance so that it will be replaced from both main and victim cache before being reused.

摘要翻译： 一种用于编译器辅助的受害者缓存旁路的方法，包括：将高速缓存行标识为用于受害者缓存旁路的候选者; 向硬件传送绕过受害者缓存信息; 并且检查高速缓存行的状态以确定高速缓存行的修改状态，其中如果在循环或循环嵌套内没有重用的高速缓存行并且不存在立即循环重用或那里，则高速缓存行被识别用于高速缓存绕过 是一个实质的跨循环重用距离，因此它将被重新使用之前被替换为主缓存和受害缓存。

公开(公告)号：US20080120496A1

公开(公告)日：2008-05-22

申请号：US11561002

申请日：2006-11-17

申请人： Jeffrey P. Bradford ,  Richard W. Doing ,  Richard J. Eickemeyer ,  Wael R. El-Essawy ,  Douglas R. Logan ,  Balaram Sinharoy ,  William E. Speight ,  Lixin Zhang

发明人： Jeffrey P. Bradford ,  Richard W. Doing ,  Richard J. Eickemeyer ,  Wael R. El-Essawy ,  Douglas R. Logan ,  Balaram Sinharoy ,  William E. Speight ,  Lixin Zhang

IPC分类号： G06F9/30

CPC分类号： G06F9/3806 ,  G06F9/30094 ,  G06F9/3013 ,  G06F9/3017 ,  G06F9/384 ,  G06F9/3844 ,  G06F9/3853

摘要： A processor includes an execution unit and instruction sequencing logic that fetches instructions for execution. The instruction sequencing logic includes a branch target address cache having a branch target buffer containing a plurality of entries each associating at least a portion of a branch instruction address with a predicted branch target address. The branch target address cache accesses the branch target buffer using a branch instruction address to obtain a predicted branch target address for use as an instruction fetch address. The branch target address cache also includes a filter buffer that buffers one or more candidate branch target address predictions. The filter buffer associates a respective confidence indication indicative of predictive accuracy with each candidate branch target address prediction. The branch target address cache promotes candidate branch target address predictions from the filter buffer to the branch target buffer based upon their respective confidence indications.

摘要翻译： 处理器包括一个执行单元和指令排序逻辑，它提取用于执行的指令。 指令排序逻辑包括具有分支目标缓冲器的分支目标地址高速缓存器，该分支目标缓冲器包含多个条目，每个条目将分支指令地址的至少一部分与预测的分支目标地址相关联。 分支目标地址高速缓存使用分支指令地址访问分支目标缓冲器，以获得用作指令获取地址的预测分支目标地址。 分支目标地址缓存还包括缓冲一个或多个候选分支目标地址预测的过滤器缓冲器。 滤波器缓冲器将表示预测精度的各个置信指示与每个候选分支目标地址预测相关联。 分支目标地址缓存基于它们各自的置信度指示来提高从过滤器缓冲器到分支目标缓冲器的候选分支目标地址预测。

公开(公告)号：US07380068B2

公开(公告)日：2008-05-27

申请号：US11260555

申请日：2005-10-27

申请人： Hazim Shafi ,  William E. Speight

发明人： Hazim Shafi ,  William E. Speight

IPC分类号： G06F13/00

CPC分类号： G06F12/0817 ,  G06F12/0897 ,  G06F2212/2542

摘要： A data processing unit, method, and computer-usable medium for contention-based cache performance optimization. Two or more processing cores are coupled by an interconnect. Coupled to the interconnect is a memory hierarchy that includes a collection of caches. Resource utilization over a time interval is detected over the interconnect. Responsive to detecting a threshold of resource utilization of the interconnect, a functional mode of a cache from the collection of caches is selectively enabled.

摘要翻译： 一种用于基于争用的缓存性能优化的数据处理单元，方法和计算机可用介质。 两个或多个处理核心通过互连耦合。 连接到互连是包含高速缓存集合的存储器层次结构。 通过互连检测在一段时间间隔内的资源利用率。 响应于检测互连的资源利用的阈值，选择性地启用来自高速缓存集合的高速缓存的功能模式。