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    Architecture and Method for Eliminating Store Buffers in a DSP/Processor with Multiple Memory Accesses
    11.
    发明申请
    Architecture and Method for Eliminating Store Buffers in a DSP/Processor with Multiple Memory Accesses 有权
    用于消除具有多个存储器访问的DSP /处理器中的存储缓冲器的架构和方法

    公开(公告)号：US20120110367A1

    公开(公告)日：2012-05-03

    申请号：US12916661

    申请日：2010-11-01

    申请人： Jentsung Ken Lin ,  Ajay Anant Ingle ,  Eai-hsin A. Kuo ,  Paul Douglas Bassett

    发明人： Jentsung Ken Lin ,  Ajay Anant Ingle ,  Eai-hsin A. Kuo ,  Paul Douglas Bassett

    IPC分类号： G06F1/04 ,  G06F9/34 ,  G06F12/00 ,  G06F12/08 ,  G06F9/44

    CPC分类号： G06F9/3853 ,  G06F9/30043 ,  G06F9/3857

    摘要： A method and apparatus for controlling system access to a memory that includes receiving first and second instructions, and evaluating whether both instructions can architecturally complete. When at least one instruction cannot architecturally complete, delaying both instructions. When both instructions can architecturally complete and at least one is a write instruction, adjusting a write control of the memory to account for an evaluation delay. The evaluation delay can be sufficient to evaluate whether both instructions can architecturally complete. The evaluation delay can be input to the write control and not the read control of the memory. A precharge clock of the memory can be adjusted to account for the evaluation delay. Evaluating whether both instructions can architecturally complete can include determining whether data for each instruction is located in a cache, and whether the instructions are memory access instructions.

    摘要翻译： 一种用于控制对存储器的系统访问的方法和装置，包括接收第一和第二指令，以及评估两种指令是否可以在架构上完成。 当至少一个指令不能在架构上完成时，延迟两个指令。 当两个指令都可以在架构上完成并且至少一个是写指令时，调整存储器的写入控制以考虑评估延迟。 评估延迟足以评估两种指令是否可以在架构上完成。 评估延迟可以输入到写入控制，而不是存储器的读取控制。 可以调整存储器的预充电时钟以考虑评估延迟。 评估两种指令是否可以在架构上完成可以包括确定每个指令的数据是否位于高速缓存中，以及指令是否是存储器访问指令。

    Feedback scan isolation and scan bypass architecture
    13.
    发明授权
    Feedback scan isolation and scan bypass architecture 有权
    反馈扫描隔离和扫描旁路架构

    公开(公告)号：US08627159B2

    公开(公告)日：2014-01-07

    申请号：US12944090

    申请日：2010-11-11

    申请人： Paul F. Policke ,  Kim S. Hong ,  Paul Douglas Bassett

    发明人： Paul F. Policke ,  Kim S. Hong ,  Paul Douglas Bassett

    IPC分类号： G01R31/28

    CPC分类号： G01R31/318558 ,  G01R31/318572

    摘要： A feedback scan isolation and bypass architecture apparatus and method. The apparatus includes core logic, and input and output multiplexers. The input multiplexer selectively provides a functional input or the core output to the core input based on a test signal. The output multiplexer selectively provides the core output or the input multiplexer output to a functional output based on the test signal. When the test signal indicates core feedback testing, the output multiplexer outputs the core output and the input multiplexer feeds back the core output to the core input. When the test signal indicates bypass testing, the input multiplexer outputs the functional input and the output multiplexer outputs the functional input bypassing the core logic. Logic can block the feedback or bypass signals when there are timing issues. Logic can modify the number of feedback or bypass signals when the number of functional inputs and outputs are different.

    摘要翻译： 反馈扫描隔离和旁路架构设备和方法。 该装置包括核心逻辑，以及输入和输出多路复用器。 输入复用器基于测试信号选择性地向核心输入提供功能输入或核心输出。 输出复用器基于测试信号选择性地将核心输出或输入多路复用器输出提供给功能输出。 当测试信号指示核心反馈测试时，输出多路复用器输出核心输出，输入多路复用器将核心输出反馈到核心输入。 当测试信号指示旁路测试时，输入多路复用器输出功能输入，输出多路复用器输出旁路核心逻辑的功能输入。 当有时序问题时，逻辑可以阻止反馈或旁路信号。 当功能输入和输出数量不同时，逻辑可以修改反馈或旁路信号的数量。