公开(公告)号：US06839833B1

公开(公告)日：2005-01-04

申请号：US09419439

申请日：1999-10-15

申请人： Thomas D. Hartnett ,  John S. Kuslak ,  Leroy J. Longworth

发明人： Thomas D. Hartnett ,  John S. Kuslak ,  Leroy J. Longworth

IPC分类号： G06F9/00 ,  G06F9/38

CPC分类号： G06F9/3869 ,  G06F9/3836 ,  G06F9/3859 ,  G06F9/3867

摘要： A programmable pipeline depth controller is provided to control the number of instructions that begins execution within an instruction pipeline of an instruction processor within a predetermined period of time. The pipeline depth controller of the present invention includes a logic sequencer responsive to a programmable count value. Upon being enabled, the logic sequencer generates a pipeline control signal to selectively delay the entry of some instructions into the instruction pipeline so that the number of instructions that begins execution within the instruction pipeline during the predetermined period of time following the enabling of the logic sequencer is equal to the count value.

摘要翻译： 提供可编程流水线深度控制器以控制在预定时间段内在指令处理器的指令流水线内开始执行的指令的数量。 本发明的流水线深度控制器包括响应于可编程计数值的逻辑定序器。 在使能时，逻辑定序器产生流水线控制信号以选择性地将某些指令的条目延迟到指令流水线中，使得在逻辑定序器的使能之后的预定时间段期间开始在指令流水线内执行的指令数 等于计数值。

公开(公告)号：US20100131796A1

公开(公告)日：2010-05-27

申请号：US12641014

申请日：2009-12-17

申请人： Kenneth L. Engelbrecht ,  Lawrence R. Fontaine ,  John S. Kuslak ,  Conrad S. Shimada

发明人： Kenneth L. Engelbrecht ,  Lawrence R. Fontaine ,  John S. Kuslak ,  Conrad S. Shimada

IPC分类号： G06F11/14 ,  G06F11/10 ,  G06F12/08

CPC分类号： G06F11/0793 ,  G06F9/30145 ,  G06F9/3802 ,  G06F9/3812 ,  G06F9/3824 ,  G06F9/3836 ,  G06F9/3865 ,  G06F9/3867 ,  G06F9/3873 ,  G06F11/0721 ,  G06F11/1064 ,  G06F12/0802

摘要： A system and method are provided for detecting and recovering from errors in an Instruction Cache RAM and/or Operand Cache RAM of an electronic data processing system. In some cases, errors in the Instruction Cache RAM and/or Operand Cache RAM are detected and recovered from without any required interaction of an operating system of the data processing system. Thus, and in many cases, errors in the Instruction Cache RAM and/or Operand Cache RAM can be handled seamlessly and efficiently, without requiring a specialized operating system routine, or in some cases, a maintenance technician, to help diagnose and/or fix the error.

摘要翻译： 提供了一种系统和方法，用于检测和恢复电子数据处理系统的指令高速缓存RAM和/或操作数高速缓存RAM中的错误。 在某些情况下，指令高速缓存RAM和/或操作数缓存RAM中的错误从数据处理系统的操作系统的任何必需的交互中被检测和恢复。 因此，在许多情况下，指令高速缓存RAM和/或操作数高速缓存RAM中的错误可以无缝和高效地处理，而不需要专门的操作系统程序，或者在某些情况下，维护技术人员帮助诊断和/或修复 错误。

公开(公告)号：US06654875B1

公开(公告)日：2003-11-25

申请号：US09572511

申请日：2000-05-17

申请人： Thomas D. Hartnett ,  John S. Kuslak ,  Peter B. Criswell ,  Wayne D. Ward

发明人： Thomas D. Hartnett ,  John S. Kuslak ,  Peter B. Criswell ,  Wayne D. Ward

IPC分类号： G06F930

CPC分类号： G06F9/30189 ,  G06F9/30145 ,  G06F9/30181 ,  G06F9/382 ,  G06F9/3867

摘要： Instruction processor and method supporting dual-mode execution of computer instructions. In various embodiments, certain instructions are executable in one of two modes. The first mode is compatible with the native instruction set and data words, and the second mode is an adaptation suitable for platform independent instructions. A control word RAM is addressed by the operation code of an instruction, and each word in the control word RAM includes an address into a microcode RAM. The address into the microcode RAM is manipulated in accordance with the various embodiments to reference either a first set of microcode for native instructions and data words, or a second set of microcode for execution in a platform-independent mode.

摘要翻译： 指令处理器和方法支持双模式执行计算机指令。 在各种实施例中，某些指令可以以两种模式之一执行。 第一种模式与本机指令集和数据字兼容，第二种模式是适合平台无关指令的适配。 控制字RAM由指令的操作码寻址，并且控制字RAM中的每个字都包括到微码RAM中的地址。 根据各种实施例，对微代码RAM的地址进行操作以引用用于本地指令和数据字的第一组微代码，或者以与平台无关的模式来执行的第二组微代码。

公开(公告)号：US5675768A

公开(公告)日：1997-10-07

申请号：US595372

申请日：1996-02-01

申请人： Nguyen T. Tran ,  John S. Kuslak

发明人： Nguyen T. Tran ,  John S. Kuslak

IPC分类号： G06F11/30 ,  G06F11/34

CPC分类号： G06F11/3466 ,  G06F2201/885

摘要： A method and apparatus for efficiently requesting the instruction processor to store its state information directly to main memory storage is provided by a single instruction command. An advantage is a performance improvement over the prior art since the time-consuming tasks of transferring Local Area Network (LAN) messages and scanning the instruction processor are eliminated. An additional advantage is a savings in computer time since the System Control Facility (SCF) and Network Interface Module (NIM) are not required to store the instruction processor state information. Yet another advantage is large amounts of additional hardware are not required. The same control logic used to generate the o-cache jump-history entry is used to generate the store software instrumentation package instruction which requests the instruction processor to store its state information directly to main memory storage.

摘要翻译： 通过单个指令命令提供用于有效地请求指令处理器将其状态信息直接存储到主存储器存储器的方法和装置。 优点在于相对于现有技术的性能改进，因为消除了传送局域网（LAN）消息和扫描指令处理器的耗时任务。 由于不需要系统控制设施（SCF）和网络接口模块（NIM）来存储指令处理器状态信息，因此节省了计算机时间的另一个优点。 另一个优点是不需要大量额外的硬件。 用于生成o缓存跳转历史条目的相同控制逻辑用于生成存储软件检测包指令，该指令请求指令处理器将其状态信息直接存储到主存储器存储器中。

公开(公告)号：US5577259A

公开(公告)日：1996-11-19

申请号：US288651

申请日：1994-08-09

申请人： Merwin H. Alferness ,  John S. Kuslak ,  Mark A. Vasquez ,  Joseph P. Kerzman ,  Eric S. Collins

发明人： Merwin H. Alferness ,  John S. Kuslak ,  Mark A. Vasquez ,  Joseph P. Kerzman ,  Eric S. Collins

IPC分类号： G06F9/318 ,  G06F9/38 ,  G06F9/72

CPC分类号： G06F9/3017 ,  G06F9/28 ,  G06F9/3867

摘要： A digital instruction processor control system for an instruction processor having a multiple stage instruction execution pipeline capable of executing binary instructions in fixed predetermined stages. The control system includes a hardware controller to generate control signals for execution of all pipeline stages of standard instructions and for the first stage of extended cycle instructions and provides a main microcode controller to provide programmed control signals for controlling all subsequent stages of execution of extended cycle instructions. The control system also utilizes a separate sequence microcode controller for execution of certain instructions of a predetermined type including decimal instruction execution, during which time the main microcode controller is under control of the separate sequence controller.

摘要翻译： 一种用于具有能够以固定预定阶段执行二进制指令的多级指令执行流水线的指令处理器的数字指令处理器控制系统。 控制系统包括一个硬件控制器，用于产生用于执行标准指令的所有流水线阶段的控制信号，并且用于扩展周期指令的第一阶段，并且提供主微代码控制器以提供编程的控制信号，用于控制延伸周期的所有后续执行阶段 说明。 控制系统还使用单独的序列微代码控制器来执行包括十进制指令执行的预定类型的某些指令，在此期间主微码控制器处于单独的序列控制器的控制之下。

公开(公告)号：US5434986A

公开(公告)日：1995-07-18

申请号：US268677

申请日：1994-06-30

申请人： John S. Kuslak ,  Buraimoh Adebayo

发明人： John S. Kuslak ,  Buraimoh Adebayo

IPC分类号： G06F9/32 ,  G06F9/38 ,  G06F9/26 ,  G06F9/30

CPC分类号： G06F9/3806 ,  G06F9/30069

摘要： An apparatus for and method of controlling branching conditions within a pipelined instruction processor. For jump instructions, a memory is used to store the target address of branches actually taken as a function of the absolute address of the jump instruction. The next time the same jump instruction is executed, the branch is assumed and the target address is supplied to the instruction pipeline for prefetching of the target instruction. If the conditional branch instruction is a skip instruction, interdependency of the Nth and N+1st instructions are determined by comparison of the index register fields. If no dependency is found, fully pipelined operation is continued. If a dependency is found, the system is depiped for one clock cycle to prevent the N+1st instruction from using an index register which has not been updated as anticipated by the software developer.

摘要翻译： 用于控制流水线指令处理器内的分支条件的装置和方法。 对于跳转指令，存储器用于存储实际采用的分支的目标地址作为跳转指令的绝对地址的函数。 下一次执行相同的跳转指令时，假设分支并将目标地址提供给用于预取目标指令的指令流水线。 如果条件转移指令是跳过指令，则通过比较索引寄存器字段来确定第N和第N + 1指令的相互依赖性。 如果没有发现依赖关系，则继续进行完全流水线操作。 如果发现依赖关系，系统将耗尽一个时钟周期，以防止N + 1指令使用未按软件开发人员预期的索引寄存器进行更新。