公开(公告)号：US08250243B2

公开(公告)日：2012-08-21

申请号：US12822704

申请日：2010-06-24

申请人： Deanna Postles Dunn Berger ,  Ekaterina M. Ambroladze ,  Michael Fee ,  Christine C. Jones

发明人： Deanna Postles Dunn Berger ,  Ekaterina M. Ambroladze ,  Michael Fee ,  Christine C. Jones

IPC分类号： G06F3/00

CPC分类号： G06F11/0778 ,  G06F11/0724 ,  G06F11/3636 ,  G06F11/3648 ,  G06F11/366

摘要： A computer-implemented method for collecting diagnostic data within a multiprocessor system that includes capturing diagnostic data via a plurality of collection points disposed at a source location within the multiprocessor system, routing the captured diagnostic data to a data collection station at the source location, providing a plurality of buffers within the data collection station, and temporarily storing the captured diagnostic data on at least one of the plurality of buffers, and transferring the captured diagnostic data to a target storage location on a same chip as the source location or another storage location on a same node.

摘要翻译： 一种用于在多处理器系统内收集诊断数据的计算机实现的方法，其包括经由多处理器系统中的源位置处的多个收集点捕获诊断数据，将所捕获的诊断数据路由到源位置处的数据采集站， 数据收集站内的多个缓冲器，并且将所捕获的诊断数据临时存储在多个缓冲器中的至少一个缓冲器上，并将捕获的诊断数据传送到与源位置或另一个存储位置相同的芯片上的目标存储位置 在同一个节点上。

公开(公告)号：US20110320779A1

公开(公告)日：2011-12-29

申请号：US12822359

申请日：2010-06-24

申请人： Ekaterina M. Ambroladze ,  Deanna Postles Dunn Berger ,  Michael Fee ,  Christine C. Jones ,  Arthur J. O'Neill, JR. ,  Diana L. Orf ,  Robert J. Sonnelitter, III

发明人： Ekaterina M. Ambroladze ,  Deanna Postles Dunn Berger ,  Michael Fee ,  Christine C. Jones ,  Arthur J. O'Neill, JR. ,  Diana L. Orf ,  Robert J. Sonnelitter, III

IPC分类号： G06F9/30

CPC分类号： G06F9/3867 ,  G06F11/3419 ,  G06F11/3466 ,  G06F2201/88

摘要： A pipelined processing device includes: a device controller configured to receive a request to perform an operation; a plurality of subcontrollers configured to receive at least one instruction associated with the operation, each of the plurality of subcontrollers including a counter configured to generate an active time value indicating at least a portion of a time taken to process the at least one instruction; a pipeline processor configured to receive and process the at least one instruction, the pipeline processor configured to receive the active time value; and a shared pipeline storage area configured to store the active time value for each of the plurality of subcontrollers.

摘要翻译： 流水线处理装置包括：设备控制器，被配置为接收执行操作的请求; 多个子控制器被配置为接收与所述操作相关联的至少一个指令，所述多个子控制器中的每一个包括配置成生成指示处理所述至少一个指令所花费的时间的至少一部分的活动时间值的计数器; 流水线处理器，被配置为接收和处理所述至少一个指令，所述流水线处理器被配置为接收所述活动时间值; 以及共享流水线存储区域，被配置为存储多个子控制器中的每一个的活动时间值。

公开(公告)号：US08447905B2

公开(公告)日：2013-05-21

申请号：US12821739

申请日：2010-06-23

申请人： Ekaterina M. Ambroladze ,  Deanna Postles Dunn Berger ,  Diana Lynn Orf ,  Robert J. Sonnelitter, III

发明人： Ekaterina M. Ambroladze ,  Deanna Postles Dunn Berger ,  Diana Lynn Orf ,  Robert J. Sonnelitter, III

IPC分类号： G06F13/18

CPC分类号： G06F13/1642 ,  G06F12/0811 ,  G06F12/084

摘要： An apparatus for controlling access to a resource includes a shared pipeline configured to communicate with the resource, a plurality of command queues configured to form instructions for the shared pipeline and an arbiter coupled between the shared pipeline and the plurality of command queues configured to grant access to the shared pipeline to a one of the plurality of command queues based on a first priority scheme in a first operating mode. The apparatus also includes interface logic coupled to the arbiter and configured to determine that contention for access to the resource exists among the plurality of command queues and to cause the arbiter to grant access to the shared pipeline based on a second priority scheme in second operating mode.

摘要翻译： 用于控制对资源的访问的装置包括被配置为与资源通信的共享流水线，多个命令队列，被配置为形成用于共享流水线的指令，以及耦合在共享流水线与被配置为授权访问的多个命令队列之间的仲裁器 基于第一操作模式中的第一优先级方案将所述共享流水线传送到所述多个命令队列中的一个。 该装置还包括耦合到仲裁器并被配置为确定在多个命令队列中存在对资源的访问的竞争的接口逻辑，并且使得仲裁器基于第二操作模式中的第二优先级方案来允许对共享流水线的访问 。

公开(公告)号：US20110320659A1

公开(公告)日：2011-12-29

申请号：US12821739

申请日：2010-06-23

申请人： Ekaterina M. Ambroladze ,  Deanna Postles Dunn Berger ,  Diana Lynn Orf ,  Robert J. Sonnelitter, III

发明人： Ekaterina M. Ambroladze ,  Deanna Postles Dunn Berger ,  Diana Lynn Orf ,  Robert J. Sonnelitter, III

IPC分类号： G06F13/00 ,  G06F13/18 ,  G06F12/08

CPC分类号： G06F13/1642 ,  G06F12/0811 ,  G06F12/084

摘要： An apparatus for controlling access to a resource includes a shared pipeline configured to communicate with the resource, a plurality of command queues configured to form instructions for the shared pipeline and an arbiter coupled between the shared pipeline and the plurality of command queues configured to grant access to the shared pipeline to a one of the plurality of command queues based on a first priority scheme in a first operating mode. The apparatus also includes interface logic coupled to the arbiter and configured to determine that contention for access to the resource exists among the plurality of command queues and to cause the arbiter to grant access to the shared pipeline based on a second priority scheme in second operating mode.

摘要翻译： 用于控制对资源的访问的装置包括被配置为与资源通信的共享流水线，多个命令队列，被配置为形成用于共享流水线的指令，以及耦合在共享流水线与被配置为授权访问的多个命令队列之间的仲裁器 基于第一操作模式中的第一优先级方案将所述共享流水线传送到所述多个命令队列中的一个。 该装置还包括耦合到仲裁器并被配置为确定在多个命令队列中存在对资源的访问的竞争的接口逻辑，并且使得仲裁器基于第二操作模式中的第二优先级方案来允许对共享流水线的访问 。

公开(公告)号：US20110320863A1

公开(公告)日：2011-12-29

申请号：US12822407

申请日：2010-06-24

申请人： Ekaterina M. Amroladze ,  Deanna Postles Dunn Berger ,  Michael Fee ,  Arthur J. O'Neill, JR. ,  Diana Lynn Orf ,  Robert J. Sonnelitter, III

发明人： Ekaterina M. Amroladze ,  Deanna Postles Dunn Berger ,  Michael Fee ,  Arthur J. O'Neill, JR. ,  Diana Lynn Orf ,  Robert J. Sonnelitter, III

IPC分类号： G06F11/20 ,  G06F12/08 ,  G06F11/00

CPC分类号： G06F12/126 ,  G06F11/0724 ,  G06F11/073 ,  G06F11/0793 ,  G06F11/1666 ,  G06F11/20 ,  G06F12/0802 ,  G06F2212/1032

摘要： Dynamic re-allocation of cache buffer slots includes moving data out of a reserved buffer slot upon detecting an error in the reserved buffer slot, creating a new buffer slot, and storing the data moved out of the reserved buffer slot in the new buffer slot.

摘要翻译： 高速缓冲存储器时隙的动态重新分配包括在检测到保留的缓冲器时隙中的错误时产生保留的缓冲器时隙中的数据，创建新的缓冲时隙，以及将保留的缓冲时隙中移出的数据存储在新的缓冲时隙中。

公开(公告)号：US20130339606A1

公开(公告)日：2013-12-19

申请号：US13523567

申请日：2012-06-14

申请人： Deanna Postles Dunn Berger ,  Michael F. Fee ,  Christine C. Jones ,  Arthur J. O'Neill ,  Diane L. Orf

发明人： Deanna Postles Dunn Berger ,  Michael F. Fee ,  Christine C. Jones ,  Arthur J. O'Neill ,  Diane L. Orf

IPC分类号： G06F12/08

CPC分类号： G06F12/0806 ,  G06F9/38 ,  G06F9/3855 ,  G06F12/0855 ,  G11C7/22 ,  G11C2207/229 ,  Y02D10/13

摘要： A computer product for reducing store operation busy times is provided and relates to associating first and second platform registers with a cache array, determining that first and second store operations target a same wordline of the cache array, loading control information and data of the store operations into the platform registers and delaying a commit of the first store operation until the loading of the second platform register is complete. The method further includes committing the data from the platform registers using the control information from the platform registers to the wordline of the cache array at a same time to thereby reduce a busy time of the wordline of the cache array.

摘要翻译： 提供了用于减少存储操作繁忙时间的计算机产品，并且涉及将第一和第二平台寄存器与高速缓存阵列相关联，确定第一和第二存储操作针对高速缓存阵列的相同字线，加载控制信息和存储操作的数据 进入平台寄存器并延迟第一个存储操作的提交，直到第二个平台寄存器的加载完成。 该方法还包括使用来自平台寄存器的控制信息将来自平台寄存器的数据同时提交到高速缓存阵列的字线，从而减少高速缓存阵列的字线的繁忙时间。

公开(公告)号：US09015423B2

公开(公告)日：2015-04-21

申请号：US13523567

申请日：2012-06-14

申请人： Deanna Postles Dunn Berger ,  Michael F. Fee ,  Christine C. Jones ,  Arthur J. O'Neill ,  Diane L. Orf

发明人： Deanna Postles Dunn Berger ,  Michael F. Fee ,  Christine C. Jones ,  Arthur J. O'Neill ,  Diane L. Orf

IPC分类号： G06F12/00 ,  G06F13/00 ,  G06F13/28 ,  G06F12/08 ,  G06F9/38 ,  G11C7/22

CPC分类号： G06F12/0806 ,  G06F9/38 ,  G06F9/3855 ,  G06F12/0855 ,  G11C7/22 ,  G11C2207/229 ,  Y02D10/13

摘要： A computer product for reducing store operation busy times is provided and relates to associating first and second platform registers with a cache array, determining that first and second store operations target a same wordline of the cache array, loading control information and data of the store operations into the platform registers and delaying a commit of the first store operation until the loading of the second platform register is complete. The method further includes committing the data from the platform registers using the control information from the platform registers to the wordline of the cache array at a same time to thereby reduce a busy time of the wordline of the cache array.

摘要翻译： 提供了用于减少存储操作繁忙时间的计算机产品，并且涉及将第一和第二平台寄存器与高速缓存阵列相关联，确定第一和第二存储操作针对高速缓存阵列的相同字线，加载控制信息和存储操作的数据 进入平台寄存器并延迟第一个存储操作的提交，直到第二个平台寄存器的加载完成。 该方法还包括使用来自平台寄存器的控制信息将来自平台寄存器的数据同时提交到高速缓存阵列的字线，从而减少高速缓存阵列的字线的繁忙时间。

公开(公告)号：US20110320735A1

公开(公告)日：2011-12-29

申请号：US12821766

申请日：2010-06-23

申请人： Deanna Postles Dunn Berger ,  Michael Fee ,  Kenneth D. Klapproth ,  Robert J. Sonnelitter, III

发明人： Deanna Postles Dunn Berger ,  Michael Fee ,  Kenneth D. Klapproth ,  Robert J. Sonnelitter, III

IPC分类号： G06F12/08

CPC分类号： G06F12/0855 ,  G06F12/0811 ,  G06F12/0851 ,  G06F12/0857

摘要： A mechanism for dynamically altering a request received at a hardware component is provided. The request is received at the hardware component, and the request includes a mode option. It is determined whether an action of the request requires an unavailable resource and it is determined whether the mode option is for the action requiring the unavailable resource. In response to the mode option being for the action requiring the unavailable resource, the action is automatically removed from the request. The request is passed for pipeline arbitration without the action requiring the unavailable resource.

摘要翻译： 提供了用于动态地改变在硬件组件处接收到的请求的机制。 该请求在硬件组件处被接收，该请求包括模式选项。 确定请求的动作是否需要不可用资源，并且确定模式选项是否用于需要不可用资源的动作。 响应于要求不可用资源的操作的模式选项，该操作将自动从请求中移除。 该请求被传递用于流水线仲裁，而不需要不可用资源的动作。

公开(公告)号：US08639887B2

公开(公告)日：2014-01-28

申请号：US12821766

申请日：2010-06-23

申请人： Deanna Postles Dunn Berger ,  Michael Fee ,  Kenneth D. Klapproth ,  Robert J. Sonnelitter, III

发明人： Deanna Postles Dunn Berger ,  Michael Fee ,  Kenneth D. Klapproth ,  Robert J. Sonnelitter, III

IPC分类号： G06F12/00 ,  G06F13/00 ,  G06F13/28

CPC分类号： G06F12/0855 ,  G06F12/0811 ,  G06F12/0851 ,  G06F12/0857

摘要： A mechanism for dynamically altering a request received at a hardware component is provided. The request is received at the hardware component, and the request includes a mode option. It is determined whether an action of the request requires an unavailable resource and it is determined whether the mode option is for the action requiring the unavailable resource. In response to the mode option being for the action requiring the unavailable resource, the action is automatically removed from the request. The request is passed for pipeline arbitration without the action requiring the unavailable resource.

摘要翻译： 提供了用于动态地改变在硬件组件处接收到的请求的机制。 该请求在硬件组件处被接收，该请求包括模式选项。 确定请求的动作是否需要不可用资源，并且确定模式选项是否用于需要不可用资源的动作。 响应于要求不可用资源的操作的模式选项，该操作将自动从请求中移除。 该请求被传递用于流水线仲裁，而不需要不可用资源的动作。

公开(公告)号：US08327078B2

公开(公告)日：2012-12-04

申请号：US12822884

申请日：2010-06-24

申请人： Deanna Postles Dunn Berger ,  Michael Fee ,  Arthur J. O'Neill, Jr. ,  Robert J. Sonnelitter, III

发明人： Deanna Postles Dunn Berger ,  Michael Fee ,  Arthur J. O'Neill, Jr. ,  Robert J. Sonnelitter, III

IPC分类号： G06F12/00

CPC分类号： G06F12/0888 ,  G06F12/0897 ,  G06F2212/1024

摘要： A computer-implemented method for managing data transfer in a multi-level memory hierarchy that includes receiving a fetch request for allocation of data in a higher level memory, determining whether a data bus between the higher level memory and a lower level memory is available, bypassing an intervening memory between the higher level memory and the lower level memory when it is determined that the data bus is available, and transferring the requested data directly from the higher level memory to the lower level memory.

摘要翻译： 一种用于管理多级存储器层级中的数据传输的计算机实现的方法，包括：接收用于在较高级存储器中分配数据的提取请求，确定所述较高级存储器和较低级存储器之间的数据总线是否可用， 当确定数据总线可用时，绕过高级存储器和较低级存储器之间的中间存储器，并将所请求的数据直接从较高级存储器传送到下级存储器。