公开(公告)号：US20060291568A1

公开(公告)日：2006-12-28

申请号：US11475172

申请日：2006-06-27

申请人： Tatsuhiro Suzumura ,  Akihiro Oue ,  Kunihiko Yahagi ,  Shuji Michinaka ,  Satoshi Takekawa ,  Kiwamu Watanabe

发明人： Tatsuhiro Suzumura ,  Akihiro Oue ,  Kunihiko Yahagi ,  Shuji Michinaka ,  Satoshi Takekawa ,  Kiwamu Watanabe

IPC分类号： H04N11/04

CPC分类号： H04N19/423 ,  H04N19/44 ,  H04N19/61

摘要： A picture processing apparatus includes a decoder configured to decode encoded data to generate a decoded picture. A picture memory has a plurality of banks each containing a plurality of pages to which row addresses are assigned, and is configured to store the decoded picture. A bank selector is configured to divide the decoded picture into a plurality of blocks, and to select a page of a different bank as a write location for a block adjacent in at least one of either a horizontal direction or a vertical direction. A write controller is configured to write pixel data of pixels occupying even lines of each of the blocks, and pixel data of pixels occupying odd lines of each of the blocks in a column address direction of each of the page in an alternating manner.

摘要翻译： 图像处理装置包括：解码器，被配置为对编码数据进行解码以生成解码图像。 图像存储器具有多个存储体，每个存储体包含分配了行地址的多个页面，并且被配置为存储解码图像。 存储体选择器被配置为将解码图像划分为多个块，并且选择不同存储体的页作为在水平方向或垂直方向中的至少一个中相邻的块的写入位置。 写入控制器被配置为写入占据每个块的偶数行的像素的像素数据，并且以交替的方式在每个页面的列地址方向上占据每个块的奇数行的像素的像素数据。

公开(公告)号：US08023565B2

公开(公告)日：2011-09-20

申请号：US11475172

申请日：2006-06-27

申请人： Tatsuhiro Suzumura ,  Akihiro Oue ,  Kunihiko Yahagi ,  Shuji Michinaka ,  Satoshi Takekawa ,  Kiwamu Watanabe

发明人： Tatsuhiro Suzumura ,  Akihiro Oue ,  Kunihiko Yahagi ,  Shuji Michinaka ,  Satoshi Takekawa ,  Kiwamu Watanabe

IPC分类号： H04N7/18

CPC分类号： H04N19/423 ,  H04N19/44 ,  H04N19/61

摘要： A picture processing apparatus includes a decoder configured to decode encoded data to generate a decoded picture. A picture memory has a plurality of banks each containing a plurality of pages to which row addresses are assigned, and is configured to store the decoded picture. A bank selector is configured to divide the decoded picture into a plurality of blocks, and to select a page of a different bank as a write location for a block adjacent in at least one of either a horizontal direction or a vertical direction. A write controller is configured to write pixel data of pixels occupying even lines of each of the blocks, and pixel data of pixels occupying odd lines of each of the blocks in a column address direction of each of the page in an alternating manner.

摘要翻译： 图像处理装置包括：解码器，被配置为对编码数据进行解码以生成解码图像。 图像存储器具有多个存储体，每个存储体包含分配了行地址的多个页面，并且被配置为存储解码图像。 存储体选择器被配置为将解码图像划分为多个块，并且选择不同存储体的页作为在水平方向或垂直方向中的至少一个中相邻的块的写入位置。 写入控制器被配置为写入占据每个块的偶数行的像素的像素数据，并且以交替的方式在每个页面的列地址方向上占据每个块的奇数行的像素的像素数据。

公开(公告)号：US20060126743A1

公开(公告)日：2006-06-15

申请号：US11127225

申请日：2005-05-12

申请人： Satoshi Takekawa ,  Shuji Michinaka ,  Kiwamu Watanabe ,  Tatsuhiro Suzumura ,  Akihiro Oue

发明人： Satoshi Takekawa ,  Shuji Michinaka ,  Kiwamu Watanabe ,  Tatsuhiro Suzumura ,  Akihiro Oue

IPC分类号： H04N11/04 ,  H04B1/66 ,  H04N11/02 ,  H04N7/12

CPC分类号： H03M7/425 ,  H04N19/136 ,  H04N19/182 ,  H04N19/44 ,  H04N19/61 ,  H04N19/91

摘要： The present invention provides a moving picture format variable length code (VLC) decoder that decodes at a high speed. The VLC decoder includes an input data memory, which is stored with a pixel data coefficient string in moving picture format, a table reference device, which is stored with table reference data and receives memory data from the input data memory, table storage memory including a reference table, which is stored with parametric data, receives table reference data ARG from the table reference device, and transmits parametric data to the table reference device, and output data memory, which receives reference table data made from a coefficient flag output from the table reference device and the last coefficient flag.

摘要翻译： 本发明提供了以高速解码的运动图像格式可变长度码（VLC）解码器。 VLC解码器包括以运动图像格式存储的像素数据系数串的输入数据存储器，与参考数据一起存储的表参考设备，并从输入数据存储器接收存储器数据，表存储器包括 与参考数据一起存储的参考表从表参考装置接收表参考数据ARG，并将参数数据发送到表参考装置，并输出数据存储器，其接收从表中输出的系数标志产生的参考表数据 参考设备和最后一个系数标志。

公开(公告)号：US20060202874A1

公开(公告)日：2006-09-14

申请号：US11166174

申请日：2005-06-27

申请人： Kiwamu Watanabe ,  Shuji Michinaka ,  Akihiro Oue ,  Tatsuhiro Suzumura ,  Satoshi Takekawa

发明人： Kiwamu Watanabe ,  Shuji Michinaka ,  Akihiro Oue ,  Tatsuhiro Suzumura ,  Satoshi Takekawa

IPC分类号： H03M7/40

CPC分类号： H03M7/40

摘要： A system for decoding a variable-length codeword includes a buffer circuit storing the codeword, a detection circuit detecting the number of bits of a prefix portion of the codeword by use of a detection table while updating the codeword, an extraction circuit extracting a codeword of a suffix portion of the codeword based on the number of bits of the prefix portion while updating the codeword, and a first decoding circuit decoding the codeword base on the number of bits of the prefix portion and the codeword of the suffix portion.

摘要翻译： 用于解码可变长度码字的系统包括存储码字的缓冲器电路，检测电路，在更新码字的同时利用检测表检测码字的前缀部分的比特数，提取电路提取码字的码字 在更新码字的同时基于前缀部分的比特数的码字的后缀部分，以及基于前缀部分的比特数和后缀部分的码字对码字进行解码的第一解码电路。

公开(公告)号：US07102550B1

公开(公告)日：2006-09-05

申请号：US11166174

申请日：2005-06-27

申请人： Kiwamu Watanabe ,  Shuji Michinaka ,  Akihiro Oue ,  Tatsuhiro Suzumura ,  Satoshi Takekawa

发明人： Kiwamu Watanabe ,  Shuji Michinaka ,  Akihiro Oue ,  Tatsuhiro Suzumura ,  Satoshi Takekawa

IPC分类号： H03M7/40

CPC分类号： H03M7/40

摘要： A system for decoding a variable-length codeword includes a buffer circuit storing the codeword, a detection circuit detecting the number of bits of a prefix portion of the codeword by use of a detection table while updating the codeword, an extraction circuit extracting a codeword of a suffix portion of the codeword based on the number of bits of the prefix portion while updating the codeword, and a first decoding circuit decoding the codeword base on the number of bits of the prefix portion and the codeword of the suffix portion.

摘要翻译： 用于解码可变长度码字的系统包括存储码字的缓冲器电路，检测电路，在更新码字的同时利用检测表检测码字的前缀部分的比特数，提取电路提取码字的码字 在更新码字的同时基于前缀部分的比特数的码字的后缀部分，以及基于前缀部分的比特数和后缀部分的码字对码字进行解码的第一解码电路。