公开(公告)号：US4686621A

公开(公告)日：1987-08-11

申请号：US510079

申请日：1983-06-30

申请人： James W. Keeley ,  Robert V. Ledoux ,  Virendra S. Negi

发明人： James W. Keeley ,  Robert V. Ledoux ,  Virendra S. Negi

IPC分类号： G06F11/20 ,  G06F11/267 ,  G06F12/08 ,  G11C29/00 ,  G06F11/00 ,  G11C7/00

CPC分类号： G06F12/126 ,  G06F12/0864 ,  G11C29/88 ,  G06F11/2236 ,  G06F2212/1032

摘要： A multilevel set associative cache system whose directory and cache store are organized into levels of memory locations includes control apparatus which selectively degrades cache operation in response to error signals from directory error checking circuits to those levels detected to be free from errors. Test apparatus coupled to the control apparatus and operates to selectively alter the operational states of the cache levels in response to commands received from a central processing unit for enabling testing of such control apparatus in addition to the other cache control areas.

摘要翻译： 其目录和高速缓存存储器被组织到存储器位置的级别的多级组关联缓存系统包括控制装置，其响应于从目录错误检查电路到被检测为没有错误的那些级别的错误信号选择性地降级缓存操作。 测试装置耦合到控制装置并且操作以响应于从中央处理单元接收到的命令来选择性地改变高速缓存级别的操作状态，用于除了其他高速缓存控制区域之外还能够对这种控制装置进行测试。

公开(公告)号：US4562536A

公开(公告)日：1985-12-31

申请号：US509825

申请日：1983-06-30

申请人： James W. Keeley ,  Robert V. Ledoux ,  Virendra S. Negi

发明人： James W. Keeley ,  Robert V. Ledoux ,  Virendra S. Negi

IPC分类号： G06F11/00 ,  G06F11/10 ,  G06F11/267 ,  G06F12/08 ,  G06F12/12 ,  G11C29/00 ,  G11C29/02 ,  G06F13/00

CPC分类号： G06F11/1666 ,  G06F11/2215 ,  G06F12/0864 ,  G06F12/126 ,  G11C29/02 ,  G11C29/88 ,  G06F11/1064 ,  G06F11/20 ,  G06F2201/85 ,  G06F2212/1032

摘要： A multilevel set associative cache system whose directory and cache store organized into levels of memory locations. Round robin replacement apparatus is used to identify in which level information is to be replaced. The directory includes error checking apparatus for generating address check bits which are written into directory locations together with addresses. Control apparatus in response to error signals from the error checking apparatus degrades cache operation to those levels detected to be free from errors. Test error mode control apparatus which couples to the replacement and check bit apparatuses causes the address check bits to be selectively forced to incorrect values in response to commands received from a central processing unit enabling the verification of both the checking and control apparatus without interference from other operations initiated by the central processing unit.

摘要翻译： 一个多级集合关联缓存系统，其目录和高速缓存存储组织到内存级别的位置。 轮询更换装置用于识别要更换哪个级别的信息。 该目录包括用于产生与地址一起写入目录位置的地址校验位的错误检查装置。 响应于来自错误检查装置的错误信号的控制装置将高速缓存操作降级到被检测为没有错误的那些级别。 耦合到替换和检查比特装置的测试错误模式控制装置使得地址校验位响应于从中央处理单元接收到的命令被选择性地强制为不正确的值，从而能够对来自其他的干扰的校验和控制装置进行验证 由中央处理单元发起的操作。

公开(公告)号：US4447870A

公开(公告)日：1984-05-08

申请号：US250823

申请日：1981-04-03

申请人： Steven A. Tague ,  Virendra S. Negi

发明人： Steven A. Tague ,  Virendra S. Negi

IPC分类号： G06F1/08 ,  G06F1/04

CPC分类号： G06F1/08

摘要： A microprogrammed commercial instruction processor in a data processing system includes a bank of switches coupled to a multitapped delay line for selecting delay line signals for setting the basic clock timing. Another of the switches when activated conditions the commercial instruction processor so that when it is reset a special clock setting firmware loop is entered. The loop provides an uninterrupted succession of clock pulses which allows one to adjust the basic clock timing within specification.

摘要翻译： 数据处理系统中的微程序商业指令处理器包括耦合到多重延迟线的开关组，用于选择用于设置基本时钟时序的延迟线信号。 当激活条件时，另一个开关条件使商业指令处理器复位时，输入一个特殊的时钟设置固件循环。 该环路提供了不间断的时钟脉冲序列，可以在规范内调整基本时钟时序。

公开(公告)号：US4423483A

公开(公告)日：1983-12-27

申请号：US220219

申请日：1980-12-24

申请人： Steven A. Tague ,  Virendra S. Negi

发明人： Steven A. Tague ,  Virendra S. Negi

IPC分类号： G06F7/38 ,  G06F7/00 ,  G06F7/496 ,  G06F7/506 ,  G06F7/525 ,  G06F9/22 ,  G06F7/50

CPC分类号： G06F9/226

摘要： A data processing system includes a commercial instruction processor (CIP) for executing decimal arithmetic instructions. The operands processed by the CIP include packed decimal and string decimal operands. The decimal arithmetic instruction includes descriptors for describing the characteristics of the operands. A register coupled to an arithmetic logic unit stores double words of the operands which are written into the register as double words, bytes or decimal digits. A multiplexer is responsive to control store signals and descriptor signals for generating write control signals which are applied to a read only memory. The read only memory output write signals select the decimal digit, byte or double word positions of the register for writing.

摘要翻译： 数据处理系统包括用于执行十进制算术指令的商业指令处理器（CIP）。 由CIP处理的操作数包括压缩十进制和字符串十进制操作数。 十进制算术指令包含描述操作数特征的描述符。 耦合到算术逻辑单元的寄存器存储作为双字，字节或十进制数字写入寄存器的操作数的双字。 复用器响应于控制存储信号和描述符信号，用于产生施加到只读存储器的写入控制信号。 只读存储器输出写入信号选择写入寄存器的十进制数字，字节或双字位置。

公开(公告)号：US4309753A

公开(公告)日：1982-01-05

申请号：US000734

申请日：1979-01-03

申请人： Virendra S. Negi ,  Arthur Peters

发明人： Virendra S. Negi ,  Arthur Peters

IPC分类号： G06F9/26 ,  G06F9/22 ,  G06F9/42

CPC分类号： G06F9/4426

摘要： A data processing system having a control store storing firmware words for controlling the system, logic for executing logical operations on input data, including the performing of a first and second data processing routine, and apparatus for addressing the control store to access selected firmware words to control the execution of desired logical operations on the input data. The system operates in a particular mode of control to suspend the operation of the first routine in order to execute the second routine whereby the logical apparatus includes a register for saving a return address associated with the last instruction of the first routine. When the system terminates the second routine and restores the first routine to operation, the contents of the save register are employed, with the lowest order bit thereof inverted, to access the control store to fetch the firmware word used to reenter the first routine.

摘要翻译： 一种数据处理系统，具有存储用于控制系统的固件字的控制存储器，用于执行对输入数据的逻辑运算的逻辑，包括执行第一和第二数据处理程序，以及用于寻址控制存储以访问所选择的固件字的装置 控制对输入数据的所需逻辑运算的执行。 系统以特定控制模式操作以暂停第一例程的操作，以便执行第二程序，由此逻辑设备包括用于保存与第一程序的最后指令相关联的返回地址的寄存器。 当系统终止第二程序并恢复第一程序进行操作时，采用存储寄存器的内容，其最低位被反转，以访问控制存储器以获取用于重新进入第一程序的固件字。

公开(公告)号：US4070703A

公开(公告)日：1978-01-24

申请号：US726888

申请日：1976-09-27

申请人： Virendra S. Negi

发明人： Virendra S. Negi

IPC分类号： G06F9/26 ,  G06F9/00

CPC分类号： G06F9/268

摘要： A control store having a first portion for storing system operation instructions (opcodes), a second portion for storing control store addressing information, wherein the second portion includes a greater number of storage locations than does the first portion in order to efficiently store different control store address information which may be required for the same opcode. Addressing apparatus coupled to address a location in the first portion and any one of at least two corresponding locations in the second portion is provided, thereby minimizing the number of locations required in the first portion of the control store.

摘要翻译： 一种具有用于存储系统操作指令（操作码）的第一部分的控制存储器，用于存储控制存储寻址信息的第二部分，其中第二部分包括比第一部分更多的存储位置，以便有效地存储不同的控制存储 相同操作码可能需要的地址信息。 提供耦合以寻址第一部分中的位置和第二部分中的至少两个对应位置中的任一个的寻址装置，从而最小化控制存储器的第一部分中所需的位置数量。