公开(公告)号：US09006860B2

公开(公告)日：2015-04-14

申请号：US13312306

申请日：2011-12-06

申请人： Harry-Hak-Lay Chuang ,  Ming Zhu

发明人： Harry-Hak-Lay Chuang ,  Ming Zhu

IPC分类号： H01L29/00 ,  H01L21/8238 ,  H01L27/02 ,  H01L27/06 ,  H01L27/092 ,  H01L29/49 ,  H01L29/66

CPC分类号： H01L27/0629 ,  H01L21/28008 ,  H01L21/823842 ,  H01L21/82385 ,  H01L21/823878 ,  H01L27/0207 ,  H01L27/0738 ,  H01L27/092 ,  H01L28/20 ,  H01L29/42372 ,  H01L29/495 ,  H01L29/4966 ,  H01L29/66545

摘要： A CMOS semiconductor die comprises a substrate; an insulation layer over a major surface of the substrate; a plurality of P-metal gate areas formed within the insulation layer collectively covering a first area of the major surface; a plurality of N-metal gate areas formed within the insulation layer collectively covering a second area of the major surface, wherein a first ratio of the first area to the second area is equal to or greater than 1; a plurality of dummy P-metal gate areas formed within the insulation layer collectively covering a third area of the major surface; and a plurality of dummy N-metal gate areas formed within the insulation layer collectively covering a fourth area of the major surface, wherein a second ratio of the third area to the fourth area is substantially equal to the first ratio.

摘要翻译： CMOS半导体管芯包括衬底; 在所述基板的主表面上的绝缘层; 形成在所述绝缘层内的多个P金属栅极区域共同覆盖所述主表面的第一区域; 形成在所述绝缘层内的多个N金属栅极区域共同覆盖所述主表面的第二区域，其中所述第一区域与所述第二区域的第一比率等于或大于1; 在所述绝缘层内形成的多个虚拟P金属栅极区域共同覆盖所述主表面的第三区域; 以及形成在所述绝缘层内的多个虚拟N-金属栅极区域，共同地覆盖所述主表面的第四区域，其中所述第三区域与所述第四区域的第二比率基本上等于所述第一比率。

公开(公告)号：US08304842B2

公开(公告)日：2012-11-06

申请号：US12836106

申请日：2010-07-14

申请人： Han-Guan Chew ,  Ming Zhu ,  Lee-Wee Teo ,  Harry-Hak-Lay Chuang

发明人： Han-Guan Chew ,  Ming Zhu ,  Lee-Wee Teo ,  Harry-Hak-Lay Chuang

IPC分类号： H01L27/088 ,  H01L29/78

CPC分类号： H01L21/768 ,  H01L21/28088 ,  H01L21/823842 ,  H01L21/823871 ,  H01L29/4966 ,  H01L29/66545 ,  H01L29/66606 ,  H01L29/7833 ,  H01L2924/0002 ,  H01L2924/00

摘要： The disclosure relates to integrated circuit fabrication, and more particularly to an interconnection structure for N/P metal gates. An exemplary structure for an interconnection structure comprises a first gate electrode having a first portion of a first work-function metal layer under a first portion of a signal metal layer; and a second gate electrode having a second portion of the first work-function metal layer interposed between a second work-function metal layer and a second portion of the signal metal layer, wherein the second portion of the signal metal layer is over the second portion of the first work-function metal layer, wherein the second portion of the signal metal layer and the first portion of the signal metal layer are continuous, and wherein a maximum thickness of the second portion of the signal metal layer is less than a maximum thickness of the first portion of the signal metal layer.

摘要翻译： 本公开涉及集成电路制造，更具体地涉及用于N / P金属栅极的互连结构。 用于互连结构的示例性结构包括在信号金属层的第一部分下方具有第一功函数金属层的第一部分的第一栅极电极; 以及第二栅电极，其具有插入在第二功函数金属层和信号金属层的第二部分之间的第一功函金属层的第二部分，其中信号金属层的第二部分在第二部分之上 的第一功函数金属层，其中信号金属层的第二部分和信号金属层的第一部分是连续的，并且其中信号金属层的第二部分的最大厚度小于最大厚度 的信号金属层的第一部分。

公开(公告)号：US20110201172A1

公开(公告)日：2011-08-18

申请号：US12706782

申请日：2010-02-17

申请人： Han-Guan CHEW ,  Ming Zhu ,  Lee-Wee Teo ,  Harry-Hak-Lay Chuang

发明人： Han-Guan CHEW ,  Ming Zhu ,  Lee-Wee Teo ,  Harry-Hak-Lay Chuang

IPC分类号： H01L21/762 ,  H01L21/311

CPC分类号： H01L21/3081 ,  H01L21/76232

摘要： The disclosure relates to integrated circuit fabrication, and more particularly to a method for fabricating a semiconductor device. An exemplary method for fabricating the semiconductor device comprises providing a substrate; forming pad oxide layers over a frontside and a backside of the substrate; forming hardmask layers over the pad oxide layers on the frontside and the backside of the substrate; and thinning the hardmask layer over the pad oxide layer on the frontside of the substrate.

摘要翻译： 本公开涉及集成电路制造，更具体地涉及一种用于制造半导体器件的方法。 用于制造半导体器件的示例性方法包括提供衬底; 在衬底的前侧和后侧形成衬垫氧化物层; 在衬底的前侧和后侧上的衬垫氧化物层上形成硬掩模层; 以及在衬底的前侧的衬垫氧化物层之上使硬掩模层变薄。

公开(公告)号：US08765600B2

公开(公告)日：2014-07-01

申请号：US12913982

申请日：2010-10-28

申请人： Chung-Long Chang ,  Chih-Ping Chao ,  Chun-Hung Chen ,  Hua-Chao Tseng ,  Jye-Yen Cheng ,  Harry-Hak-Lay Chuang

发明人： Chung-Long Chang ,  Chih-Ping Chao ,  Chun-Hung Chen ,  Hua-Chao Tseng ,  Jye-Yen Cheng ,  Harry-Hak-Lay Chuang

IPC分类号： H01L21/4763 ,  H01L29/76

CPC分类号： H01L21/76838 ,  H01L21/76807 ,  H01L21/76816 ,  H01L23/485 ,  H01L23/53228 ,  H01L23/53242 ,  H01L23/53257 ,  H01L29/665 ,  H01L2924/0002 ,  H01L2924/00

摘要： A semiconductor device having a gate on a substrate with source/drain (S/D) regions adjacent to the gate. A first dielectric layer overlays the gate and the S/D regions, the first dielectric layer having first contact holes over the S/D regions with first contact plugs formed of a first material and the first contact plugs coupled to respective S/D regions. A second dielectric layer overlays the first dielectric layer and the first contact plugs. A second contact hole formed in the first and second dielectric layers is filled with a second contact plug formed of a second material. The second contact plug is coupled to the gate and interconnect structures formed in the second dielectric layer, the interconnect structures coupled to the first contact plugs. The second material is different from the first material, and the second material has an electrical resistance lower than that of the first material.

摘要翻译： 一种具有栅极的半导体器件，具有与栅极相邻的源极/漏极（S / D）区域的衬底。 第一介电层覆盖栅极和S / D区域，第一介电层在S / D区域上具有第一接触孔，第一接触插塞由第一材料形成，第一接触插塞连接到相应的S / D区域。 第二电介质层覆盖第一电介质层和第一接触插塞。 形成在第一和第二电介质层中的第二接触孔填充有由第二材料形成的第二接触插塞。 第二接触插塞耦合到形成在第二介电层中的栅极和互连结构，互连结构耦合到第一接触插塞。 第二材料与第一材料不同，第二材料的电阻低于第一材料的电阻。

公开(公告)号：US08629050B2

公开(公告)日：2014-01-14

申请号：US13443550

申请日：2012-04-10

申请人： Kong-Beng Thei ,  Chung Long Cheng ,  Chung-Shi Liu ,  Harry-Hak-Lay Chuang ,  Shien-Yang Wu ,  Shi-Bai Chen

发明人： Kong-Beng Thei ,  Chung Long Cheng ,  Chung-Shi Liu ,  Harry-Hak-Lay Chuang ,  Shien-Yang Wu ,  Shi-Bai Chen

IPC分类号： H01L21/02

CPC分类号： H01L23/5256 ,  H01L23/53238 ,  H01L23/53295 ,  H01L2924/0002 ,  H01L2924/00

摘要： An electrical fuse and a method of forming the same are presented. A first-layer conductive line is formed over a base material. A via is formed over the first-layer conductive line. The via preferably comprises a barrier layer and a conductive material. A second-layer conductive line is formed over the via. A first external pad is formed coupling to the first-layer conductive line. A second external pad is formed coupling to the second-layer conductive line. The via, the first conductive line and the second conductive line are adapted to be an electrical fuse. The electrical fuse can be burned out by applying a current. The vertical structure of the preferred embodiment is suitable to be formed in any layer.

摘要翻译： 提出了电熔丝及其形成方法。 在基材上形成第一层导电线。 在第一层导电线上形成通孔。 通孔优选包括阻挡层和导电材料。 在通孔上形成第二层导电线。 第一外部焊盘形成为耦合到第一层导电线。 第二外部焊盘形成为耦合到第二层导电线。 通孔，第一导线和第二导线适于作为电熔丝。 电熔丝可以通过施加电流而烧坏。 优选实施例的垂直结构适合于形成任何层。

公开(公告)号：US08586428B2

公开(公告)日：2013-11-19

申请号：US13618421

申请日：2012-09-14

申请人： Han-Guan Chew ,  Ming Zhu ,  Lee-Wee Teo ,  Harry-Hak-Lay Chuang

发明人： Han-Guan Chew ,  Ming Zhu ,  Lee-Wee Teo ,  Harry-Hak-Lay Chuang

IPC分类号： H01L21/8238

CPC分类号： H01L21/768 ,  H01L21/28088 ,  H01L21/823842 ,  H01L21/823871 ,  H01L29/4966 ,  H01L29/66545 ,  H01L29/66606 ,  H01L29/7833 ,  H01L2924/0002 ,  H01L2924/00

摘要： This description relates to a method for fabricating an interconnection structure in a complementary metal-oxide-semiconductor (CMOS). The method includes forming a first opening in a dielectric layer over a substrate and partially filling the first opening with a second work-function metal layer, wherein a top surface of the second work-function metal layer is below a top surface of the first opening. The method further includes forming a second opening adjoining the first opening in the dielectric layer over the substrate and depositing a first work-function metal layer in the first and second openings, whereby the first work-function metal layer is over the second work-function metal layer in the first opening. The method further includes depositing a signal metal layer over the first work-function metal layer in the first and second openings and planarizing the signal metal layer.

摘要翻译： 该描述涉及用于制造互补金属氧化物半导体（CMOS）中的互连结构的方法。 该方法包括在基板上形成电介质层中的第一开口，并用第二功函数金属层部分地填充第一开口，其中第二功函数金属层的顶表面在第一开口的顶表面下方 。 所述方法还包括在所述基板上形成邻近所述电介质层中的所述第一开口的第二开口，并且在所述第一和第二开口中沉积第一功函数金属层，由此所述第一功函数金属层超过所述第二功函数 金属层在第一个开口。 该方法还包括在第一和第二开口中的第一功函数金属层上方沉积信号金属层并平坦化信号金属层。