公开(公告)号：US20130318288A1

公开(公告)日：2013-11-28

申请号：US13977069

申请日：2011-12-20

申请人： Jawad B. Khan ,  Ningde Xie ,  Raj K. Ramanujan ,  Leena K. Puthiyedath

发明人： Jawad B. Khan ,  Ningde Xie ,  Raj K. Ramanujan ,  Leena K. Puthiyedath

IPC分类号： G06F12/02

CPC分类号： G06F12/0246 ,  G06F3/0608 ,  G06F3/0641 ,  G06F3/0679 ,  G06F12/0802 ,  G06F2212/304

摘要： An apparatus may comprise a non-volatile random access memory to store data and a processor coupled to the non-volatile random access memory. The apparatus may further include a data de-duplication module operable on the processor to read a signature of incoming data, compare the signature to first data in the non-volatile random access memory, and flag the incoming data for discard when the signature indicates a match to the first data. Other embodiments are disclosed and claimed.

摘要翻译： 装置可以包括用于存储数据的非易失性随机存取存储器和耦合到非易失性随机存取存储器的处理器。 该装置还可以包括数据重复数据删除模块，其可在处理器上操作以读取输入数据的签名，将签名与非易失性随机存取存储器中的第一数据进行比较，并且当签名指示 匹配第一个数据。 公开和要求保护其他实施例。

公开(公告)号：US4825412A

公开(公告)日：1989-04-25

申请号：US176448

申请日：1988-04-01

申请人： David J. Sager ,  Raj K. Ramanujan ,  Jeffrey L. Bell

发明人： David J. Sager ,  Raj K. Ramanujan ,  Jeffrey L. Bell

IPC分类号： G06F12/10 ,  G11C15/00

CPC分类号： G06F12/1045

摘要： A cache memory system in a data processor that has a main memory and a processing unit, the cache memory system including a virtually addressed storage cache. This virtually addressed storage cache is connected to the main memory for storing in storage cache locations preselected portions of data from the main memory. Each cache location includes a valid indicator to indicate the data in the cache location is current. A translation buffers is coupled to the storage cache, and translates a virtual address to a physical address. The backmap is coupled to the storage cache and the translation buffer, and invalidates data in the storage cache by generating an invalidate index to the cache location at which a valid indicator is to be cleared only when data in the storage cache is to be invalidated. The cache memory system includes at least one lockout register for storing addresses for data which may exist in more than one storage location. The backmap invalidates all copies of the data in the storage cache after every reference to data in the storage cache using an address in the lockout register.

摘要翻译： 具有主存储器和处理单元的数据处理器中的高速缓冲存储器系统，所述高速缓存存储器系统包括虚拟地寻址的存储高速缓存。 该虚拟寻址的存储高速缓存连接到主存储器，用于存储来自主存储器的数据的预选部分的存储缓存位置。 每个高速缓存位置包括一个有效的指示符，以指示高速缓存位置中的数据是当前的。 翻译缓冲器耦合到存储高速缓存，并将虚拟地址转换为物理地址。 背景图被耦合到存储高速缓存和翻译缓冲器，并且通过仅在存储高速缓存中的数据被无效时，才通过生成有效指示符被清除的高速缓存位置的无效索引来使存储高速缓存中的数据无效。 高速缓冲存储器系统包括至少一个锁定寄存器，用于存储可能存在于多于一个存储位置的数据的地址。 每次使用锁定寄存器中的地址对存储缓存中的数据进行引用之后，后台映射将使存储缓存中的所有数据副本无效。