公开(公告)号：US07920408B2

公开(公告)日：2011-04-05

申请号：US12513914

申请日：2008-06-20

申请人： Ryotaro Azuma ,  Kazuhiko Shimakawa ,  Satoru Fujii ,  Yoshihiko Kanzawa

发明人： Ryotaro Azuma ,  Kazuhiko Shimakawa ,  Satoru Fujii ,  Yoshihiko Kanzawa

IPC分类号： G11C11/00

CPC分类号： G11C13/003 ,  G11C13/0007 ,  G11C13/0023 ,  G11C13/0026 ,  G11C13/0069 ,  G11C13/0097 ,  G11C2013/009 ,  G11C2213/15 ,  G11C2213/32 ,  G11C2213/71 ,  G11C2213/72 ,  G11C2213/74 ,  G11C2213/77 ,  H01L27/101 ,  H01L27/2409 ,  H01L27/2481 ,  H01L45/04 ,  H01L45/1233 ,  H01L45/146

摘要： Memory cells (MC) are formed at intersections of bit lines (BL) extending in the X direction and word lines (WL) extending in the Y direction. A plurality of basic array planes sharing the word lines (WL), each formed for a group of bit lines (BL) aligned in the Z direction, are arranged side by side in the Y direction. In each basic array plane, bit lines in even layers and bit lines in odd layers are individually connected in common. Each of selection switch elements (101 to 104) controls switching of electrical connection/non-connection between the common-connected even layer bit line and a global bit line (GBL), and each of selection switch elements (111 to 114) control switching of connection/non-connection between the common-connected odd layer bit line and the global bit line (GBL).

摘要翻译： 存储单元（MC）形成在沿X方向延伸的位线（BL）和在Y方向上延伸的字线（WL）的交点处。 在Y方向并排配置有分别形成为在Z方向排列的一组位线（BL）的字线（WL）的多个基本阵列平面。 在每个基本阵列平面中，偶数层中的位线和奇数层中的位线共同单独连接。 每个选择开关元件（101至104）控制共用连接偶数层位线与全局位线（GBL）之间的电连接/非连接的切换，并且每个选择开关元件（111至114）控制切换 共同连接的奇数位位线和全局位线（GBL）之间的连接/非连接。

公开(公告)号：US20100264393A1

公开(公告)日：2010-10-21

申请号：US12747060

申请日：2008-12-02

申请人： Takumi Mikawa ,  Kenji Tominaga ,  Kazuhiko Shimakawa ,  Ryotaro Azuma

发明人： Takumi Mikawa ,  Kenji Tominaga ,  Kazuhiko Shimakawa ,  Ryotaro Azuma

IPC分类号： H01L45/00 ,  H01L21/02

CPC分类号： H01L27/101 ,  H01L27/2409 ,  H01L27/2472 ,  H01L27/2481 ,  H01L45/04 ,  H01L45/1233 ,  H01L45/146

摘要： A nonvolatile memory device of the present invention comprises a substrate (1), first wires (3), first filling constituents (5) filled into first through-holes (4), respectively, second wires (11) which cross the first wires (3) perpendicularly to the first wires (3), respectively, each of the second wires (11) including a plurality of layers including a resistance variable layer (6) of each of first resistance variable elements, a conductive layer (7) and a resistance variable layer (8) of each of second resistance variable elements which are stacked together in this order, second filling constituents (14) filled into second through-holes (13), respectively, and third wires (15), and the conductive layer (7) of the second wires (11) serves as the electrodes of the first resistance variable elements (9) and the electrodes of the second resistance variable elements (10).

摘要翻译： 本发明的非易失性存储装置包括基板（1），第一布线（3），分别填充到第一通孔（4）中的第一填充构件（5），分别穿过第一布线 3）分别垂直于第一导线（3），每个第二导线（11）包括多个层，包括第一电阻可变元件中的每一个的电阻变化层（6），导电层（7）和 按顺序堆叠在一起的第二电阻可变元件的电阻变化层（8），分别填充到第二通孔（13）中的第二填充组分（14）和第三导线（15），以及导电层 第二电线（11）的电极（7）用作第一电阻可变元件（9）的电极和第二电阻可变元件（10）的电极。

公开(公告)号：US06826087B2

公开(公告)日：2004-11-30

申请号：US10353335

申请日：2003-01-29

申请人： Ryotaro Azuma

发明人： Ryotaro Azuma

IPC分类号： G11C700

CPC分类号： G11C5/145

摘要： A semiconductor memory device having a memory array is provided. A read unit reads information stored in a memory cell. A step-up unit steps up an externally supplied voltage, and supplies the stepped-up voltage to the memory cell. A start control unit has the step-up unit start the stepping up after a read cycle begins. A detection unit detects that the stepped-up voltage has reached a predetermined level, and has the read unit start the reading upon the detection. A stop control unit has the step-up unit stop the stepping up when a time period required for the reading has elapsed since the detection. With this construction, the time taken for stepping up the voltage supplied to the memory cell is minimized in accordance with the time taken for the reading. Hence the current consumption is reduced when compared with the case where the step-up time is set unnecessarily long.

摘要翻译： 提供具有存储器阵列的半导体存储器件。 读取单元读取存储在存储单元中的信息。 升压单元加速外部提供的电压，并将升压电压提供给存储单元。 启动控制单元具有升压单元在读周期开始后开始升压。 检测单元检测升压电压已经达到预定水平，并且在检测时使读取单元开始读取。 停止控制单元具有升压单元，当从检测开始经过读取所需的时间段时，停止升压。 利用这种结构，根据读取所需的时间将提升到存储单元的电压升高所花费的时间最小化。 因此，与将升压时间设定为不必要地长的情况相比，电流消耗减少。