公开(公告)号：US20100001765A1

公开(公告)日：2010-01-07

申请号：US12493240

申请日：2009-06-28

申请人： Hieu Van Tran ,  Sang Thanh Nguyen ,  Hung Quoc Nguyen

发明人： Hieu Van Tran ,  Sang Thanh Nguyen ,  Hung Quoc Nguyen

IPC分类号： H03F3/45 ,  G01R19/00

CPC分类号： G11C11/5642 ,  G11C7/06 ,  G11C7/062

摘要： A memory system includes a sense amplifier for detecting content of data memory cells by comparison with a voltage stored in a reference cell. The sense amplifier may comprise a comparator, first and second load circuits, and a low impedance circuit. A first input of the comparator is coupled to the low impedance circuit and a reference voltage node. A second input of the comparator is coupled to a data voltage node. The first load circuit loads a reference cell coupled to the reference voltage node. The second load circuit loads a data cell coupled to the data voltage node.

摘要翻译： 存储器系统包括用于通过与存储在参考单元中的电压进行比较来检测数据存储单元的内容的读出放大器。 读出放大器可以包括比较器，第一和第二负载电路以及低阻抗电路。 比较器的第一输入耦合到低阻抗电路和参考电压节点。 比较器的第二输入耦合到数据电压节点。 第一负载电路加载耦合到参考电压节点的参考电池。 第二负载电路加载耦合到数据电压节点的数据单元。

公开(公告)号：US08049535B2

公开(公告)日：2011-11-01

申请号：US12972974

申请日：2010-12-20

申请人： Hieu Van Tran ,  Sang Thanh Nguyen ,  Hung Quoc Nguyen

发明人： Hieu Van Tran ,  Sang Thanh Nguyen ,  Hung Quoc Nguyen

IPC分类号： G01R19/00

CPC分类号： G11C11/5642 ,  G11C7/06 ,  G11C7/062

摘要： A memory system includes a sense amplifier for detecting content of data memory cells by comparison with a voltage stored in a reference cell. The sense amplifier may comprise a comparator, first and second load circuits, and a low impedance circuit. A first input of the comparator is coupled to the low impedance circuit and a reference voltage node. A second input of the comparator is coupled to a data voltage node. The first load circuit loads a reference cell coupled to the reference voltage node. The second load circuit loads a data cell coupled to the data voltage node.

摘要翻译： 存储器系统包括用于通过与存储在参考单元中的电压进行比较来检测数据存储单元的内容的读出放大器。 读出放大器可以包括比较器，第一和第二负载电路以及低阻抗电路。 比较器的第一输入耦合到低阻抗电路和参考电压节点。 比较器的第二输入耦合到数据电压节点。 第一负载电路加载耦合到参考电压节点的参考电池。 第二负载电路加载耦合到数据电压节点的数据单元。

公开(公告)号：US20080239834A1

公开(公告)日：2008-10-02

申请号：US11942665

申请日：2007-11-19

申请人： Hieu Van Tran ,  Sang Thanh Nguyen ,  Hung Quoc Nguyen

发明人： Hieu Van Tran ,  Sang Thanh Nguyen ,  Hung Quoc Nguyen

IPC分类号： G01R19/00 ,  G11C7/00

CPC分类号： G11C11/5642 ,  G11C7/06 ,  G11C7/062

摘要： A memory system includes a sense amplifier for detecting content of data memory cells by comparison with a voltage stored in a reference cell. The sense amplifier may comprise a comparator, first and second load circuits, and a low impedance circuit. A first input of the comparator is coupled to the low impedance circuit and a reference voltage node. A second input of the comparator is coupled to a data voltage node. The first load circuit loads a reference cell coupled to the reference voltage node. The second load circuit loads a data cell coupled to the data voltage node.

摘要翻译： 存储器系统包括用于通过与存储在参考单元中的电压进行比较来检测数据存储单元的内容的读出放大器。 读出放大器可以包括比较器，第一和第二负载电路以及低阻抗电路。 比较器的第一输入耦合到低阻抗电路和参考电压节点。 比较器的第二输入耦合到数据电压节点。 第一负载电路加载耦合到参考电压节点的参考电池。 第二负载电路加载耦合到数据电压节点的数据单元。

公开(公告)号：US07161844B2

公开(公告)日：2007-01-09

申请号：US10814443

申请日：2004-03-30

申请人： Vishal Sarin ,  Hieu Van Tran ,  Dana Lee

发明人： Vishal Sarin ,  Hieu Van Tran ,  Dana Lee

IPC分类号： G11C7/10

CPC分类号： G11C16/0433 ,  G11C7/12 ,  G11C16/10

摘要： A bitline leakage current compensation circuit for compensating for leakage current in an operational memory array by measuring the leakage current in a non-operational memory array or a dummy memory array and providing a feedback signal to a current source or providing the compensation current.

摘要翻译： 一种位线泄漏电流补偿电路，用于通过测量非操作存储器阵列或虚拟存储器阵列中的漏电流并向电流源提供反馈信号或提供补偿电流来补偿操作存储器阵列中的漏电流。

公开(公告)号：US06992934B1

公开(公告)日：2006-01-31

申请号：US11080595

申请日：2005-03-15

申请人： Vishal Sarin ,  Hieu Van Tran ,  Jack Frayer

发明人： Vishal Sarin ,  Hieu Van Tran ,  Jack Frayer

IPC分类号： G11C16/08

CPC分类号： G11C11/5642

摘要： A multilevel memory system uses a source line driver circuit and a read bitline inhibit driver circuit to eliminate inhibit offset currents on unselected bitlines before memory operations of selected memory cells to equalize voltages before the operation.

摘要翻译： 多电平存储器系统使用源极线驱动电路和读位线禁止驱动器电路来消除在所选择的存储器单元的存储器操作之前对未选位线的禁止偏移电流，以在操作之前对电压进行均衡。

公开(公告)号：US20080278986A1

公开(公告)日：2008-11-13

申请号：US12176281

申请日：2008-07-18

申请人： Vishal Sarin ,  Hieu Van Tran ,  Isao Nojima

发明人： Vishal Sarin ,  Hieu Van Tran ,  Isao Nojima

IPC分类号： G11C15/04

CPC分类号： G11C14/00 ,  G11C15/046

摘要： A differential non-volatile content addressable memory array has a differential non-volatile content addressable memory cell which uses a pair of non-volatile storage elements. Each of the non-volatile storage elements can be a split-gate floating gate transistor or a stack gate floating gate transistor having a first terminal, a second terminal, a channel therebetween and a floating gate over at least a portion of the channel to control the conduction of electrons in the channel, and a control gate. The floating gate storage transistor can be in one of two states: a first state, such as erase, in which current can flow between the first terminal and the second terminal, and a second state, such as programmed, in which substantially no current flows between the first terminal and the second terminal. A pair of differential compare data lines connects to the control gate of each of the pair of non-volatile floating gate transistors. A match line connects to the first terminal of each of the pair of non-volatile floating gate transistors to a first voltage. Finally, the second terminals of each storage element is connected to a second voltage, different from the first voltage. A current passing through the memory cell is indicative of a mis-match between the contents of the compare data lines and the contents of the storage elements.

摘要翻译： 差分非易失性内容可寻址存储器阵列具有使用一对非易失性存储元件的差分非易失性内容可寻址存储器单元。 每个非易失性存储元件可以是分离栅极浮栅晶体管或堆叠栅极浮栅晶体管，其具有第一端子，第二端子，其间的沟道以及通道的至少一部分上的浮置栅极以控制 通道中的电子传导，以及控制栅极。 浮置栅极存储晶体管可以处于以下两种状态之一：电流可以在第一端子和第二端子之间流动的第一状态，例如擦除，以及第二状态，诸如编程的，其中基本上没有电流流动 在第一端子和第二端子之间。 一对差分比较数据线连接到该对非易失性浮栅晶体管中的每一个的控制栅极。 匹配线将一对非易失性浮栅晶体管的每一个的第一端连接到第一电压。 最后，每个存储元件的第二端子被连接到与第一电压不同的第二电压。 通过存储单元的电流表示比较数据线的内容与存储元件的内容之间的错误匹配。

公开(公告)号：US07596037B2

公开(公告)日：2009-09-29

申请号：US11855801

申请日：2007-09-14

申请人： Vishal Sarin ,  Hieu Van Tran ,  William John Saiki

发明人： Vishal Sarin ,  Hieu Van Tran ,  William John Saiki

IPC分类号： G11C5/14

CPC分类号： G11C7/14 ,  G11C11/5642 ,  G11C16/28 ,  G11C2211/5634

摘要： A memory system includes reference level generators that may provide programmable margins, and programmable verify voltage levels. The reference levels may be shifted within a range of voltages with varying differences between reference voltage levels and with different margins and verify levels.

摘要翻译： 存储器系统包括可提供可编程余量和可编程验证电压电平的参考电平发生器。 参考电平可以在参考电压电平与不同裕度和验证电平之间变化差异的电压范围内移动。

公开(公告)号：US20090073770A1

公开(公告)日：2009-03-19

申请号：US11855801

申请日：2007-09-14

申请人： Vishal Sarin ,  Hieu Van Tran ,  William John Saiki

发明人： Vishal Sarin ,  Hieu Van Tran ,  William John Saiki

IPC分类号： G11C16/26

CPC分类号： G11C7/14 ,  G11C11/5642 ,  G11C16/28 ,  G11C2211/5634

摘要： A memory system includes reference level generators that may provide programmable margins, and programmable verify voltage levels. The reference levels may be shifted within a range of voltages with varying differences between reference voltage levels and with different margins and verify levels.

摘要翻译： 存储器系统包括可提供可编程余量和可编程验证电压电平的参考电平发生器。 参考电平可以在参考电压电平与不同裕度和验证电平之间变化差异的电压范围内移动。

公开(公告)号：US07196921B2

公开(公告)日：2007-03-27

申请号：US10893811

申请日：2004-07-19

申请人： Vishal Sarin ,  Hieu Van Tran ,  Isao Nojima

发明人： Vishal Sarin ,  Hieu Van Tran ,  Isao Nojima

IPC分类号： G11C15/00

CPC分类号： G11C14/00 ,  G11C15/046

摘要： A differential non-volatile content addressable memory array has a differential non-volatile content addressable memory cell which uses a pair of non-volatile storage elements. Each of the non-volatile storage elements can be a split-gate floating gate transistor or a stack gate floating gate transistor having a first terminal, a second terminal, a channel therebetween and a floating gate over at least a portion of the channel to control the conduction of electrons in the channel, and a control gate. The floating gate storage transistor can be in one of two states: a first state, such as erase, in which current can flow between the first terminal and the second terminal, and a second state, such as programmed, in which substantially no current flows between the first terminal and the second terminal. A pair of differential compare data lines connects to the control gate of each of the pair of non-volatile floating gate transistors. A match line connects to the first terminal of each of the pair of non-volatile floating gate transistors to a first voltage. Finally, the second terminals of each storage element is connected to a second voltage, different from the first voltage. A current passing through the memory cell is indicative of a mis-match between the contents of the compare data lines and the contents of the storage elements.

摘要翻译： 差分非易失性内容可寻址存储器阵列具有使用一对非易失性存储元件的差分非易失性内容可寻址存储器单元。 每个非易失性存储元件可以是分离栅极浮栅晶体管或堆叠栅极浮栅晶体管，其具有第一端子，第二端子，其间的沟道以及通道的至少一部分上的浮置栅极以控制 通道中的电子传导，以及控制栅极。 浮置栅极存储晶体管可以处于以下两种状态之一：电流可以在第一端子和第二端子之间流动的第一状态，例如擦除，以及第二状态，诸如编程的，其中基本上没有电流流动 在第一端子和第二端子之间。 一对差分比较数据线连接到该对非易失性浮栅晶体管中的每一个的控制栅极。 匹配线将一对非易失性浮栅晶体管的每一个的第一端连接到第一电压。 最后，每个存储元件的第二端子被连接到与第一电压不同的第二电压。 通过存储单元的电流表示比较数据线的内容与存储元件的内容之间的错误匹配。

公开(公告)号：US07729150B2

公开(公告)日：2010-06-01

申请号：US12176281

申请日：2008-07-18

申请人： Vishal Sarin ,  Hieu Van Tran ,  Isao Nojima

发明人： Vishal Sarin ,  Hieu Van Tran ,  Isao Nojima

IPC分类号： G11C15/00

CPC分类号： G11C14/00 ,  G11C15/046

摘要： A differential non-volatile content addressable memory array has a differential non-volatile content addressable memory cell which uses a pair of non-volatile storage elements. Each of the non-volatile storage elements can be a split-gate floating gate transistor or a stack gate floating gate transistor having a first terminal, a second terminal, a channel therebetween and a floating gate over at least a portion of the channel to control the conduction of electrons in the channel, and a control gate. The floating gate storage transistor can be in one of two states: a first state, such as erase, in which current can flow between the first terminal and the second terminal, and a second state, such as programmed, in which substantially no current flows between the first terminal and the second terminal. A pair of differential compare data lines connects to the control gate of each of the pair of non-volatile floating gate transistors. A match line connects to the first terminal of each of the pair of non-volatile floating gate transistors to a first voltage. Finally, the second terminals of each storage element is connected to a second voltage, different from the first voltage. A current passing through the memory cell is indicative of a mis-match between the contents of the compare data lines and the contents of the storage elements.

摘要翻译： 差分非易失性内容可寻址存储器阵列具有使用一对非易失性存储元件的差分非易失性内容可寻址存储器单元。 每个非易失性存储元件可以是分离栅极浮栅晶体管或堆叠栅极浮栅晶体管，其具有第一端子，第二端子，其间的沟道以及通道的至少一部分上的浮置栅极以控制 通道中的电子传导，以及控制栅极。 浮置栅极存储晶体管可以处于以下两种状态之一：电流可以在第一端子和第二端子之间流动的第一状态，例如擦除，以及第二状态，诸如编程的，其中基本上没有电流流动 在第一端子和第二端子之间。 一对差分比较数据线连接到该对非易失性浮栅晶体管中的每一个的控制栅极。 匹配线将一对非易失性浮栅晶体管的每一个的第一端连接到第一电压。 最后，每个存储元件的第二端子被连接到与第一电压不同的第二电压。 通过存储单元的电流表示比较数据线的内容与存储元件的内容之间的错误匹配。