公开(公告)号：US06452849B1

公开(公告)日：2002-09-17

申请号：US09983650

申请日：2001-10-25

申请人： Hisashi Iwamoto

发明人： Hisashi Iwamoto

IPC分类号： G11C2900

CPC分类号： G11C29/48 ,  G11C29/02 ,  G11C29/14

摘要： A clock buffer includes: a comparator circuit comparing complementary clock signals CLK and /CLK with each other to output an internal clock signal used in a normal operation; a comparator circuit comparing a reference potential Vref and clock signal CLK with each other; and a comparator circuit comparing reference potential Vref and clock signal /CLK with each other. A phase comparator circuit compares the complementary clock signals with each other in respect to phase. An input/output buffer outputs an output of the phase comparator circuit to a data output terminal in a test mode. Therefore, there can be realized a test mode for performing efficient calibration of a measuring apparatus.

摘要翻译： 时钟缓冲器包括：将互补时钟信号CLK和/ CLK彼此比较以输出在正常操作中使用的内部时钟信号的比较器电路; 将参考电位Vref和时钟信号CLK彼此进行比较的比较器电路; 以及将参考电位Vref和时钟信号/ CLK彼此进行比较的比较器电路。 相位比较器电路相对于相位将互补时钟信号彼此进行比较。 输入/输出缓冲器在测试模式下将相位比较器电路的输出输出到数据输出端。 因此，可以实现用于执行测量装置的有效校准的测试模式。

公开(公告)号：US06396747B2

公开(公告)日：2002-05-28

申请号：US09461093

申请日：1999-12-14

申请人： Takashi Kubo ,  Hisashi Iwamoto

发明人： Takashi Kubo ,  Hisashi Iwamoto

IPC分类号： G11C700

CPC分类号： G11C7/106 ,  G11C7/1018 ,  G11C7/1051 ,  G11C7/1078 ,  G11C7/1087 ,  G11C2207/107 ,  G11C2207/108

摘要： Serial write data of the burst length transmitted to a data bus are stored in parallel in latch circuits by a S/P data conversion circuit. In a memory cell array, one row of memory cells and four columns of memory cells are rendered active at the same time. Respective bit lines and latch circuits are connected by a sense amplifier I/O circuit. The write data of the burst length are written into the memory cell array at one time. The data of the bit length read out at one time from the memory cell array are converted into serial data by a P/S data conversion circuit to be transmitted to the data bus.

摘要翻译： 发送到数据总线的突发长度的串行写入数据通过S / P数据转换电路并行存储在锁存电路中。 在存储单元阵列中，一行存储单元和四列存储单元同时被激活。 相应的位线和锁存电路通过读出放大器I / O电路连接。 突发长度的写入数据一次写入存储单元阵列。 从存储单元阵列一次读出的位长的数据由P / S数据转换电路转换为串行数据，以发送到数据总线。

公开(公告)号：US06292040B1

公开(公告)日：2001-09-18

申请号：US09047375

申请日：1998-03-25

申请人： Hisashi Iwamoto ,  Wataru Sakamoto ,  Naoya Watanabe

发明人： Hisashi Iwamoto ,  Wataru Sakamoto ,  Naoya Watanabe

IPC分类号： H03L706

CPC分类号： H03L7/07 ,  H03K23/544 ,  H03L7/0814 ,  H03L7/089 ,  Y10S331/02

摘要： An internal clock signal generating circuit includes a selector, a delay line, a 2-frequency divider, a phase comparator and a shift register. The selector alternately selects an external clock signal and an internal clock signal output from the delay line and outputs the selected signal to the delay line. The delay line receiving the signal delays the external clock signal, and delays the internal clock signal output from itself. The 2-frequency divider divides frequency of the internal clock signal by 2. Phase comparator compares phases of the external clock signal and the output signal from the 2-frequency divider. Delay time of the delay line is adjusted by the phase comparator and the shift register so that the phase difference is made 0.

摘要翻译： 内部时钟信号发生电路包括选择器，延迟线，2分频器，相位比较器和移位寄存器。 选择器交替地选择从延迟线输出的外部时钟信号和内部时钟信号，并将选择的信号输出到延迟线。 接收信号的延迟线延迟外部时钟信号，并延迟其自身输出的内部时钟信号。 2分频器将内部时钟信号的频率除以2.相位比较器比较外部时钟信号和2分频器的输出信号的相位。 延迟线的延迟时间由相位比较器和移位寄存器调整，使得相位差为0。

公开(公告)号：US6163491A

公开(公告)日：2000-12-19

申请号：US226163

申请日：1999-01-07

申请人： Hisashi Iwamoto ,  Takashi Kubo

发明人： Hisashi Iwamoto ,  Takashi Kubo

IPC分类号： G01R31/28 ,  G11C11/401 ,  G11C11/407 ,  G11C29/34 ,  G11C29/48 ,  G11C7/00

CPC分类号： G11C29/48

摘要： A synchronous semiconductor memory device includes a prefetch selector receiving first and second data respectively read from first and second memory cells corresponding to even and odd addresses for outputting them to a data input/output terminal. The prefetch selector sequentially outputs first and second data to the data input/output terminal in one period of a clock period in the normal operation, determines if the first and second data match in a test mode, and outputs the determination result to the data input/output terminal in one period of the clock period.

摘要翻译： 同步半导体存储器件包括预取选择器，其接收分别从与偶数和奇数地址对应的第一和第二存储器单元读取的第一和第二数据，以将其输出到数据输入/输出端子。 预取选择器在正常操作中在一个时钟周期的一个周期内顺序地将第一和第二数据输出到数据输入/输出终端，确定第一和第二数据是否在测试模式下匹配，并将确定结果输出到数据输入 /输出端子在时钟周期的一个周期内。

公开(公告)号：US5940328A

公开(公告)日：1999-08-17

申请号：US917211

申请日：1997-08-25

申请人： Hisashi Iwamoto ,  Wataru Sakamoto

发明人： Hisashi Iwamoto ,  Wataru Sakamoto

IPC分类号： G11C11/401 ,  G11C7/10 ,  G11C7/22 ,  G11C11/407 ,  G11C16/04

CPC分类号： G11C7/1072 ,  G11C7/22

摘要： One strobe signal (QS) is outputted from a group of two adjacent memory chips (MC(i-1), MCi) in each module. In each group, the second memory chip (MCi) receives a data mask signal (DQM(i-1)) inputted to the adjacent first memory chip (MC(i-1)) as a data mask control signal (DQMCi), and stops outputting the strobe signal (QS) when both the data mask signal (DQMi) for the second memory chip (MCi) and the data mask control signal (DQMCi) are activated. Each memory chip (MCi) receives the data mask signal (DQMi) and stops outputting data. In a synchronous DRAM using a strobe signal as a trigger, this configuration allows reduction in the number of strobe signals.

摘要翻译： 在每个模块中从一组两个相邻的存储器芯片（MC（i-1），MCi）输出一个选通信号（QS）。 在每组中，第二存储器芯片（MCi）接收输入到相邻的第一存储器芯片（MC（i-1））的数据掩码信号（DQM（i-1））作为数据掩码控制信号（DQMCi），以及 当第二存储器芯片（MCi）的数据掩码信号（DQMi）和数据掩码控制信号（DQMCi）都被激活时，停止输出选通信号（QS）。 每个存储器芯片（MCi）接收数据屏蔽信号（DQMi）并停止输出数据。 在使用选通信号作为触发的同步DRAM中，该配置允许减少选通信号的数量。