公开(公告)号：US20090090975A1

公开(公告)日：2009-04-09

申请号：US11869215

申请日：2007-10-09

申请人： Shiang Yang Ong ,  Shyue Seng Tan ,  Xiangdong Chen ,  Jae Gon Lee ,  Lee Wee Teo

发明人： Shiang Yang Ong ,  Shyue Seng Tan ,  Xiangdong Chen ,  Jae Gon Lee ,  Lee Wee Teo

IPC分类号： H01L29/772

CPC分类号： H01L27/11 ,  H01L21/823807 ,  H01L21/823857

摘要： An integrated circuit system that includes: providing a substrate including a first integrated circuit region electrically connected to a second integrated circuit region; implanting a dielectric growth material underneath a gate for each of an NFET device and a PFET device within the first integrated circuit region and the second integrated circuit region; and annealing the integrated circuit system.

摘要翻译： 一种集成电路系统，包括：提供包括电连接到第二集成电路区域的第一集成电路区域的衬底; 在所述第一集成电路区域和所述第二集成电路区域内的NFET器件和PFET器件的每一个上为栅极注入介电生长材料; 并退火集成电路系统。

公开(公告)号：US20080224228A1

公开(公告)日：2008-09-18

申请号：US11686475

申请日：2007-03-15

申请人： Lee Wee Teo ,  Yong Meng Lee ,  Zhao Lun ,  Chung Woh Lai ,  Shyue Seng Tan ,  Jeffrey Chee ,  Shailendra Mishra ,  Johnny Widodo

发明人： Lee Wee Teo ,  Yong Meng Lee ,  Zhao Lun ,  Chung Woh Lai ,  Shyue Seng Tan ,  Jeffrey Chee ,  Shailendra Mishra ,  Johnny Widodo

IPC分类号： H01L29/76 ,  H01L29/94 ,  H01L31/00

CPC分类号： H01L29/94 ,  H01L27/10805 ,  H01L27/1085 ,  H01L27/11

摘要： A method and structure for a memory device, such as a 1T-SRAM, having a capacitor top plate directly over a doped bottom plate region. An example device comprises the following. An isolation film formed as to surround an active area on a substrate. A gate dielectric and gate electrode formed over a portion of the active area. A source element and a drain element in the substrate adjacent to the gate electrode. The drain element is comprised of a drain region and a bottom plate region. The drain region is between the bottom plate region and the gate structure. A capacitor dielectric and a capacitor top plate are over at least portions of the bottom plate region.

摘要翻译： 用于诸如1T-SRAM的存储器件的方法和结构，其具有直接在掺杂底板区域上方的电容器顶板。 示例设备包括以下。 形成为围绕衬底上的有源区域的隔离膜。 形成在有源区域的一部分上的栅极电介质和栅电极。 与栅电极相邻的衬底中的源极元件和漏极元件。 漏极元件由漏区和底板区组成。 漏极区域位于底板区域和栅极结构之间。 电容器电介质和电容器顶板在底板区域的至少部分上方。

公开(公告)号：US20060282804A1

公开(公告)日：2006-12-14

申请号：US11458345

申请日：2006-07-18

申请人： Chew Hoe Ang ,  Gang Chen ,  Shyue Seng Tan

发明人： Chew Hoe Ang ,  Gang Chen ,  Shyue Seng Tan

IPC分类号： G06F17/50

CPC分类号： H01L22/34 ,  G01R31/2628 ,  G01R31/2642 ,  H01L2924/0002 ,  H01L2924/00

摘要： The invention describes a novel test structure and process to create the structure for performing automatic dynamic stress testing of PMOS devices for Negative Bias Temperature Instability (NB TI). The invention consists of an integrated inverter, two integrated electronic switches for switching from stress mode to device DC characterization measurement mode, and a PMOS FET device under test (DUT). The inverter assures the proper 180 degree phase relationship between the test device source and gate voltage while the imbedded electronic switches provide isolation of the test device during DC characterization testing. Another embodiment of the invention enables the testing of multiple devices under test (DUTs).

摘要翻译： 本发明描述了一种新颖的测试结构和工艺，以创建用于负偏压温度不稳定（NB TI）的PMOS器件的自动动态应力测试的结构。 本发明由集成逆变器，用于从应力模式切换到器件直流表征测量模式的两个集成电子开关以及被测试的PMOS FET器件（DUT）组成。 在DC特性测试期间，嵌入式电子开关提供测试设备的隔离，逆变器确保测试设备源和栅极电压之间正确的180度相位关系。 本发明的另一实施例使得能够测试被测试的多个器件（DUT）。