公开(公告)号：US20090231904A1

公开(公告)日：2009-09-17

申请号：US12471059

申请日：2009-05-22

申请人： Hideaki Miyamoto

发明人： Hideaki Miyamoto

IPC分类号： G11C11/22 ,  G11C5/14 ,  G11C7/00 ,  G11C11/24

CPC分类号： G11C11/22

摘要： A memory capable of suppressing increase of a chip area thereof while preventing nonselected subarrays from disturbance is obtained. This memory comprises a first transistor for connecting respective sub bit lines with each other, and connects the sub bit lines of the nonselected subarrays with each other through the first transistor and connects the same to fixed potentials arranged on both ends of a memory cell array at least in a read operation.

摘要翻译： 获得能够抑制芯片面积的增加同时防止非选择的子阵列受到干扰的存储器。 该存储器包括用于将各个子位线彼此连接的第一晶体管，并且通过第一晶体管将非选择的子阵列的子位线彼此连接，并将其连接到布置在存储单元阵列两端的固定电位 最少在读操作。

公开(公告)号：US20090231929A1

公开(公告)日：2009-09-17

申请号：US12396243

申请日：2009-03-02

申请人： Hideaki Miyamoto

发明人： Hideaki Miyamoto

IPC分类号： G11C7/10 ,  G11C8/00

CPC分类号： G11C11/22 ,  G11C5/143 ,  G11C5/144 ,  G11C5/147 ,  G11C8/08

摘要： A memory includes a first holding circuit holding a first address of first data, a second holding circuit holding at least one of a second address of the first data and the amount of the first data, and an operation control circuit performing an operation rewriting the first address, an operation rewriting the second address or the amount of the first data and an operation continuously holding the first address and the second address or the amount of the first data.

摘要翻译： 存储器包括保持第一数据的第一地址的第一保持电路，保持第一数据的第二地址和第一数据的量中的至少一个的第二保持电路，以及执行重写第一数据的操作的操作控制电路 地址，重写第二地址或第一数据量的操作以及持续保持第一地址和第二地址或第一数据量的操作。

公开(公告)号：US07933148B2

公开(公告)日：2011-04-26

申请号：US12562724

申请日：2009-09-18

申请人： Yoshiki Murayama ,  Kouichi Yamada

发明人： Yoshiki Murayama ,  Kouichi Yamada

IPC分类号： G11C11/34

CPC分类号： G11C11/22 ,  G11C13/0004 ,  G11C13/004

摘要： A memory capable of suppressing reduction of data determination accuracy is provided. This memory includes a memory cell connected to a bit line for holding data and a bipolar transistor whose base is connected to the bit line. In data reading, the memory reads the data by amplifying a current, corresponding to the data of the memory cell, appearing on the bit line with the bipolar transistor.

摘要翻译： 提供了能够抑制数据判定精度降低的存储器。 该存储器包括连接到用于保持数据的位线的存储器单元和其基极连接到位线的双极晶体管。 在数据读取中，存储器通过放大与双极晶体管在位线上出现的存储单元的数据相对应的电流来读取数据。

公开(公告)号：US08077494B2

公开(公告)日：2011-12-13

申请号：US12471059

申请日：2009-05-22

申请人： Hideaki Miyamoto

发明人： Hideaki Miyamoto

IPC分类号： G11C11/22

CPC分类号： G11C11/22

摘要： A memory capable of suppressing increase of a chip area thereof while preventing nonselected subarrays from disturbance is obtained. This memory comprises a first transistor for connecting respective sub bit lines with each other, and connects the sub bit lines of the nonselected subarrays with each other through the first transistor and connects the same to fixed potentials arranged on both ends of a memory cell array at least in a read operation.

摘要翻译： 获得能够抑制芯片面积的增加同时防止非选择的子阵列受到干扰的存储器。 该存储器包括用于将各个子位线彼此连接的第一晶体管，并且通过第一晶体管将非选择的子阵列的子位线彼此连接，并将其连接到布置在存储单元阵列两端的固定电位 最少在读操作。

公开(公告)号：US07933161B2

公开(公告)日：2011-04-26

申请号：US11509057

申请日：2006-08-24

申请人： Hideaki Miyamoto ,  Shigeharu Matsushita

发明人： Hideaki Miyamoto ,  Shigeharu Matsushita

IPC分类号： G11C7/20

CPC分类号： G11C11/22

摘要： A memory capable of preventing a memory cell from disappearance of data resulting from accumulated disturbances is obtained. This memory comprises a nonvolatile memory cell and a refresh portion for rewriting data in the memory cell. The refresh portion reads data from and rewrites data in the memory cell in a power-down state.

摘要翻译： 获得能够防止存储器单元从累积干扰导致的数据消失的存储器。 该存储器包括非易失性存储器单元和用于重写存储单元中的数据的刷新部分。 刷新部分在掉电状态下从存储器单元读取数据并重新写入数据。