公开(公告)号：US07526743B2

公开(公告)日：2009-04-28

申请号：US11161159

申请日：2005-07-25

申请人： Andreas Arp ,  Juergen Koehl ,  Matthias Ringe

发明人： Andreas Arp ,  Juergen Koehl ,  Matthias Ringe

IPC分类号： G06F17/50

CPC分类号： G11C5/063 ,  G01R31/31723 ,  G06F17/5031 ,  G06F17/5077 ,  G11C29/025 ,  G11C29/50012

摘要： The present invention relates to a method for routing data paths in a semiconductor chip with a plurality of layers. The inventive method comprises the steps of wiring a launching clock path and a receiving clock path on one or more layers according to at least one predetermined condition, performing one or more timing tests for determining any critical paths, and determining a weight function for every layer of each critical path. Said weight function is defined as the difference between a property of the launching clock tree and the same property of the receiving clock tree on said layer. If said weight function is positive for any layer, the wiring of the data path is not allowed on said layer. Preferably the remaining layers are chosen in such a way that a local variation of the delay on said layer is minimal.

摘要翻译： 本发明涉及一种用于在具有多个层的半导体芯片中路由数据路径的方法。 本发明的方法包括以下步骤：根据至少一个预定条件在一个或多个层上布线发射时钟路径和接收时钟路径，执行用于确定任何关键路径的一个或多个定时测试，以及确定每个层的权重函数 的每个关键路径。 所述权重函数被定义为发射时钟树的属性与所述层上的接收时钟树的相同属性之间的差异。 如果任何层的权重函数为正，则所述层上不允许数据路径的布线。 优选地，以这样的方式选择剩余的层，即所述层上的延迟的局部变化是最小的。

公开(公告)号：US20060136854A1

公开(公告)日：2006-06-22

申请号：US11017993

申请日：2004-12-21

申请人： Andreas Arp ,  Markus Buehler ,  Martin Eckert ,  Juergen Pille

发明人： Andreas Arp ,  Markus Buehler ,  Martin Eckert ,  Juergen Pille

IPC分类号： G06F17/50 ,  G06F9/45

CPC分类号： G06F17/505 ,  G06F17/5031

摘要： An integrated chip die comprises a data source connected to a data sink by way of a signal path wherein one or more pipeline latches are automatically inserted into the signal path at predetermined intervals when the length of the signal path is greater than a predetermined maximum signal propagation length.

摘要翻译： 集成芯片管芯包括通过信号路径连接到数据宿的数据源，其中当信号路径的长度大于预定的最大信号传播时，其中一个或多个流水线锁存器以预定间隔自动插入到信号路径中 长度。

公开(公告)号：US20090031274A1

公开(公告)日：2009-01-29

申请号：US12146921

申请日：2008-06-26

申请人： Andreas Arp ,  Jeanne P. Bickford ,  Markus Buehler ,  Juergen Koehl ,  Philipp Salz

发明人： Andreas Arp ,  Jeanne P. Bickford ,  Markus Buehler ,  Juergen Koehl ,  Philipp Salz

IPC分类号： G06F17/50

CPC分类号： G06F17/5077

摘要： A computer readable medium, system and associated method is provided for designing an integrated circuit with inserted loops. The method comprises the steps of inserting a loop with tagged wire segments and/or vias in a fully routed and DCR clean integrated circuit; performing a DRC; and fixing DRC violations by removing tagged wire segments and/or vias which contribute to a violation.

摘要翻译： 提供了一种用于设计具有插入环路的集成电路的计算机可读介质，系统和相关方法。 该方法包括以下步骤：将带有标记的线段和/或过孔的环路插入完全路由和DCR清洁集成电路中; 执行刚果民主共和国 并通过删除有助于违规的标记线段和/或过孔来修复DRC违规。

公开(公告)号：US20060044932A1

公开(公告)日：2006-03-02

申请号：US11161159

申请日：2005-07-25

申请人： Andreas Arp ,  Juergen Koehl ,  Matthias Ringe

发明人： Andreas Arp ,  Juergen Koehl ,  Matthias Ringe

IPC分类号： G11C8/00

CPC分类号： G11C5/063 ,  G01R31/31723 ,  G06F17/5031 ,  G06F17/5077 ,  G11C29/025 ,  G11C29/50012

摘要： The present invention relates to a method for routing data paths in a semiconductor chip with a plurality of layers. The inventive method comprises the steps of wiring a launching clock path and a receiving clock path on one or more layers according to at least one predetermined condition, performing one or more timing tests for determining any critical paths, and determining a weight function for every layer of each critical path. Said weight function is defined as the difference between a property of the launching clock tree and the same property of the receiving clock tree on said layer. If said weight function is positive for any layer, the wiring of the data path is not allowed on said layer. Preferably the remaining layers are chosen in such a way that a local variation of the delay on said layer is minimal.

摘要翻译： 本发明涉及一种用于在具有多个层的半导体芯片中路由数据路径的方法。 本发明的方法包括以下步骤：根据至少一个预定条件在一个或多个层上布线发射时钟路径和接收时钟路径，执行用于确定任何关键路径的一个或多个定时测试，以及确定每个层的权重函数 的每个关键路径。 所述权重函数被定义为发射时钟树的属性与所述层上的接收时钟树的相同属性之间的差异。 如果任何层的权重函数为正，则所述层上不允许数据路径的布线。 优选地，以这样的方式选择剩余的层，即所述层上的延迟的局部变化是最小的。

公开(公告)号：US07996808B2

公开(公告)日：2011-08-09

申请号：US12146921

申请日：2008-06-26

申请人： Andreas Arp ,  Jeanne P. Bickford ,  Markus Buehler ,  Juergen Koehl ,  Philipp Salz

发明人： Andreas Arp ,  Jeanne P. Bickford ,  Markus Buehler ,  Juergen Koehl ,  Philipp Salz

IPC分类号： G06F17/50

CPC分类号： G06F17/5077

摘要： A computer readable medium, system and associated method is provided for designing an integrated circuit with inserted loops. The method comprises the steps of inserting a loop with tagged wire segments and/or vias in a fully routed and DCR clean integrated circuit; performing a DRC; and fixing DRC violations by removing tagged wire segments and/or vias which contribute to a violation.

摘要翻译： 提供了一种用于设计具有插入环路的集成电路的计算机可读介质，系统和相关方法。 该方法包括以下步骤：将带有标记的线段和/或过孔的回路插入完全路由和DCR清洁集成电路中; 执行刚果民主共和国 并通过删除有助于违规的标记线段和/或过孔来修复DRC违规。