公开(公告)号：US08010925B2

公开(公告)日：2011-08-30

申请号：US12121397

申请日：2008-05-15

申请人： Markus Buehler ,  Juergen Koehl

发明人： Markus Buehler ,  Juergen Koehl

IPC分类号： G06F17/50

CPC分类号： G06F17/5072

摘要： The invention relates to a method and a system for placing electric circuits in integrated circuit chip design. Specifically, the invention encompasses performing a global placement step placing the cells into bins on the chip, as well as a detailed placement process which arranges the cells in the bins to obtain a legal arrangement while generating simply connected free space for routing channels.

摘要翻译： 本发明涉及一种将电路放置在集成电路芯片设计中的方法和系统。 具体地，本发明包括执行将单元放置在芯片上的盒中的全局放置步骤，以及详细的放置过程，其将单元布置在箱中以获得合法布置，同时生成用于路由通道的简单连接的可用空间。

公开(公告)号：US07962881B2

公开(公告)日：2011-06-14

申请号：US12181374

申请日：2008-07-29

申请人： Markus T. Buehler ,  Ankit Gangwar ,  Juergen Koehl ,  Arun K. Mishra

发明人： Markus T. Buehler ,  Ankit Gangwar ,  Juergen Koehl ,  Arun K. Mishra

IPC分类号： G06F17/50

CPC分类号： G06F17/5072

摘要： In consideration for the fact that a connection on the upper layers of an integrated circuit needs to access a lower layer to connect to, e.g., a transistor, at least one via on each layer is required below the top layer used by a connection for each pin. The vias (i.e., the connection structures between wiring planes within an integrated circuit) are arranged such that the number of wiring resources blocked on the lower layers is reduced. Various rules govern which vias are chosen. The main characteristic is to elect only a certain number of wiring channels appropriate for the vias on a single layer and then apply an optimization within the restricted elected wiring channels on that layer to select the most appropriate vias.

摘要翻译： 考虑到集成电路的上层上的连接需要访问下层以连接到例如晶体管，每个层上的至少一个通孔需要在每个层的连接所使用的顶层之下 销。 通孔（即，集成电路内的布线平面之间的连接结构）被布置成使得在下层被阻挡的布线资源的数量减少。 各种规则决定选择哪个通孔。 主要特点是仅在一层上选择适合于通孔的一定数量的布线通道，然后在该层上的受限选定的布线通道中进行优化，以选择最合适的通孔。

公开(公告)号：US07962877B2

公开(公告)日：2011-06-14

申请号：US12185943

申请日：2008-08-05

申请人： Joachim Keinert ,  Juergen Koehl ,  Thomas Ludwig

发明人： Joachim Keinert ,  Juergen Koehl ,  Thomas Ludwig

IPC分类号： G06F17/50

CPC分类号： G06F17/5068 ,  G06F2217/84

摘要： A method to reduce the problem complexity maintains a relatively high quality port assignment by abstracting local connections in the macro when performing the port assignment. This is done for netlength, congestion as well as timing. The internal netlist of the macro is abstracted in such a way that the optimization of the external interconnect can be done in an efficient manner. Three levels of abstractions are described. A first level optimizes the top level interconnect, a second level optimizes the top level and macro interconnects, while a third level optimizes the top level timing.

摘要翻译： 当执行端口分配时，减少问题复杂度的方法通过抽象宏中的本地连接来维持相对较高质量的端口分配。 这是为了网络长度，拥塞以及时序而完成的。 宏的内部网表被抽象出来，可以以有效的方式完成外部互连的优化。 描述了三个层次的抽象。 第一级优化顶级互连，第二级优化顶级和宏互连，而第三级优化顶级时间。

公开(公告)号：US07844931B2

公开(公告)日：2010-11-30

申请号：US12032728

申请日：2008-02-18

申请人： Guenther Hutzl ,  Stephan Held ,  Juergen Koehl ,  Bernhard Korte ,  Jens Massberg ,  Matthias Ringe ,  Jens Vygen

发明人： Guenther Hutzl ,  Stephan Held ,  Juergen Koehl ,  Bernhard Korte ,  Jens Massberg ,  Matthias Ringe ,  Jens Vygen

IPC分类号： G06F17/50

CPC分类号： G06F17/5068 ,  G06F2217/62 ,  G06F2217/84

摘要： A method and program for designing an electronic circuit, especially a clock tree and a sub-clock tree, within a set of sinks with given target arrival time windows, preferably on an integrated circuit. The clock tree and the sub-clock tree are preferably connected through one or multiple fixed circuits which must not be altered, cloned or removed. Several alternative implementations of the at least one logic structure are built and for each of the several alternative implementations data is stored. A set of configurations is built, each configuration comprising a combination of the one or several alternative implementations and each configuration satisfying the target arrival time windows at the complete set of sinks. A configuration is selected according to an evaluation of the data, preferably latency data, for constructing the configuration. No manual interaction is needed and a configuration with minimum latencies is provided.

摘要翻译： 一种用于设计具有给定的目标到达时间窗口的一组信宿中的电子电路，特别是时钟树和子时钟树的方法和程序，优选地在集成电路上。 时钟树和子时钟树优选通过一个或多个固定电路来连接，这些电路不能被改变，克隆或去除。 构建至少一个逻辑结构的几个替代实施方案，并且为了存储数据的几个备选实现中的每一个。 构建一组配置，每个配置包括一个或多个替代实现的组合，并且每个配置满足完整集合集合处的目标到达时间窗口。 根据用于构造配置的数据（优选等待时间数据）的评估来选择配置。 不需要手动交互，并提供具有最小延迟的配置。

公开(公告)号：US20100211923A9

公开(公告)日：2010-08-19

申请号：US11955580

申请日：2007-12-13

申请人： Brent A. Anderson ,  Jeanne P. Bickford ,  Markus Buehler ,  Jason D. Hibbeler ,  Juergen Koehl ,  Edward J. Nowak

发明人： Brent A. Anderson ,  Jeanne P. Bickford ,  Markus Buehler ,  Jason D. Hibbeler ,  Juergen Koehl ,  Edward J. Nowak

IPC分类号： G06F17/50

CPC分类号： G06F17/5068 ,  G06F2217/12 ,  Y02P90/265

摘要： A design structure for an integrated circuit including a first wire of a first level of wiring tracks, a second wire of a second level of wiring tracks, a third wire of a third level of wiring tracks, and a fourth wire located a first distance from the second wire in the second level of wiring tracks. A first via connects the first and second wires at a first location of the second wire. A second via connects the second and third wires at the first location, the second via is substantially axially aligned with the first via. A third via connecting the third and fourth wires at a second location of the fourth wire. A fourth via connecting the first and fourth wires at the second location, the fourth via is substantially axially aligned with the third via. The second, third, and fourth vias, and the third and fourth wires form a path between the first and second wires redundant to the first via.

摘要翻译： 一种用于集成电路的设计结构，该集成电路包括第一级布线轨道的第一线，第二级布线轨道的第二线，第三级布线轨道的第三线，以及位于第一距离处的第四线 第二根电线在第二级线路上。 第一通孔在第二导线的第一位置连接第一和第二导线。 第二通孔在第一位置处连接第二和第三导线，第二通孔基本上与第一通孔轴向对准。 第三通过在第四线的第二位置连接第三和第四导线。 第四通孔在第二位置处连接第一和第四导线，第四通孔基本上与第三通孔轴向对准。 第二，第三和第四通孔以及第三和第四导线形成第一和第二导线之间的路径，该路径对于第一通孔是冗余的。

公开(公告)号：US07487476B2

公开(公告)日：2009-02-03

申请号：US11279300

申请日：2006-04-11

申请人： Jeanne P. Bickford ,  Jason D. Hibbeler ,  Juergen Koehl

发明人： Jeanne P. Bickford ,  Jason D. Hibbeler ,  Juergen Koehl

IPC分类号： G06F17/50

CPC分类号： G06F17/5081

摘要： A method of estimating integrated circuit yield comprises providing an integrated circuit layout and a set of systematic defects based on a manufacturing process. Next, the method represents a systematic defect by modifying structures in the integrated circuit layout to create modified structures. More specifically, for short-circuit-causing defects, the method pre-expands the structures when the structures comprise a higher systematic defect sensitivity level, and pre-shrinks the structures when the structures comprise a lower systematic defect sensitivity level. Following this, a critical area analysis is performed on the integrated circuit layout using the modified structures, wherein dot-throwing, geometric expansion, or Voronoi diagrams are used. The method then computes a fault density value, random defects and systematic defects are computed. The fault density value is subsequently compared to a predetermined value, wherein the predetermined value is determined using test structures and/or yield data from a target manufacturing process.

摘要翻译： 估计集成电路产量的方法包括基于制造过程提供集成电路布局和一组系统缺陷。 接下来，该方法通过修改集成电路布局中的结构以产生修改的结构来表示系统缺陷。 更具体地，对于短路导致的缺陷，当结构包括较高的系统缺陷灵敏度水平时，该方法预扩展结构，并且当结构包括较低的系统缺陷灵敏度水平时预结构。 接下来，使用改进的结构对集成电路布局进行关键区域分析，其中使用点投掷，几何展开或Voronoi图。 然后，该方法计算故障密度值，计算随机缺陷和系统缺陷。 随后将故障密度值与预定值进行比较，其中使用来自目标制造过程的测试结构和/或屈服数据确定预定值。

公开(公告)号：US20090013293A1

公开(公告)日：2009-01-08

申请号：US12166012

申请日：2008-07-01

申请人： Markus Buehler ,  Juergen Koehl ,  Markus Olbrich ,  Philipp Punitz

发明人： Markus Buehler ,  Juergen Koehl ,  Markus Olbrich ,  Philipp Punitz

IPC分类号： G06F17/50

CPC分类号： G06F17/5031

摘要： The invention relates to a delay calculation method for wiring nets of an electronic circuit, wherein a net within an electronic circuit comprises a driver pin (P0; P30) and a receiving pin (P1-P19; P32-P42) being coupled by at least one loop (40, 50; 60, 70, 80), said loop (40, 50; 60, 70, 80) comprising a first branching path (BP40a, BP50a) and a second branching path (BP40b, BP50b) electrically parallel to said first branching path (BP40a, BP50a), wherein at least a first and a second branching point (I, OP10; P30, OP1, P42) connect said branching paths (BP40a, BP40b; BP50a, BP50b). The method comprises the steps of disconnecting each branching path (BP40a, BP40b; BP50a, BP50b) once at a time at a specific point in said at least one loop (40, 50; 60, 70, 80) which connects a driver to at least one specific receiving pin (P1-P19; P32-P42); calculating a delay value of a signal connection between said driver pin (P0; P30) and each of said receiving pin (P1-P19; P32-P42) for each of said disconnected branching paths (BP40a, BP40b, BP50a, BP50b) of each loop (40, 50; 60, 70, 80); storing maximum and/or minimum calculated delay values; and applying at least one of said delay values for static timing analysis of the electronic circuit.

摘要翻译： 本发明涉及一种用于电子电路布线网的延迟计算方法，其中电子电路中的网包括驱动器引脚（P0; P30）和接收引脚（P1-P19; P32-P42） 一个环路（40,50,60,70,80），所述环路（40,50; 60,70,80）包括第一分支路径（BP40a，BP50a）和第二分支路径（BP40b，BP50b） 所述第一分支路径（BP40a，BP50a），其中至少第一和第二分支点（I，OP10; P30，OP1，P42）连接所述分支路径（BP40a，BP40b; BP50a，BP50b）。 该方法包括以下步骤：在将驱动器连接到所述至少一个回路（40,50,60,70,80）中的特定点处一次断开每个分支路径（BP40a，BP40b; BP50a，BP50b） 至少一个特定接收引脚（P1-P19; P32-P42）; 对于每个所述分离的分支路径（BP40a，BP40b，BP50a，BP50b），计算每个所述驱动器引脚（P0; P30）和每个所述接收引脚（P1-P19; P32-P42）之间的信号连接的延迟值 （40,50,60,70,80）; 存储最大和/或最小计算的延迟值; 以及对所述电子电路的静态时序分析应用所述延迟值中的至少一个。

公开(公告)号：US20080301612A1

公开(公告)日：2008-12-04

申请号：US12121397

申请日：2008-05-15

申请人： Markus Buehler ,  Juergen Koehl

发明人： Markus Buehler ,  Juergen Koehl

IPC分类号： G06F17/50

CPC分类号： G06F17/5072

摘要： The invention relates to a method and a system for placing electric circuits in integrated circuit chip design. Specifically, the invention encompasses performing a global placement step (112) placing the cells (11) into bins (12, 14, 16A, 16B) on the chip (10), as well as a detailed placement process (116) which arranges the cells in the bins (12, 14, 16A, 16B) to obtain a legal arrangement while generating simply connected free space (21, 21A, 21B) for routing channels (18′, 26).

摘要翻译： 本发明涉及一种将电路放置在集成电路芯片设计中的方法和系统。 具体而言，本发明包括执行将单元（11）放置在芯片（10）上的分箱（12,14,16A，16B）中的全局放置步骤（112）以及详细的放置过程（116） （12,14,16A，16B）中的单元，以便产生用于路由通道（18'，26）的简单连接的可用空间（21,21,21B）的合法布置。

公开(公告)号：US20080216043A1

公开(公告)日：2008-09-04

申请号：US12032734

申请日：2008-02-18

申请人： Guenther Hutzl ,  Stephan Held ,  Juergen Koehl ,  Bernhard Korte ,  Jens Massberg ,  Matthias Ringe ,  Jens Vygen

发明人： Guenther Hutzl ,  Stephan Held ,  Juergen Koehl ,  Bernhard Korte ,  Jens Massberg ,  Matthias Ringe ,  Jens Vygen

IPC分类号： G06F17/50

CPC分类号： G06F17/5068 ,  G06F2217/62 ,  G06F2217/84

摘要： A design structure for designing an electronic circuit, especially a clock tree and a sub-clock tree, within a set of sinks with given target arrival time windows, preferably on an integrated circuit designed by an IC design house or other circuit design provider. The clock tree and the sub-clock tree are preferably connected through one or multiple fixed circuits which must not be altered, cloned or removed. Several alternative implementations of the at least one logic structure are built and for each of the several alternative implementations data is stored. A set of configurations is built, each configuration comprising a combination of the one or several alternative implementations and each configuration satisfying the target arrival time windows at the complete set of sinks. A configuration is selected according to an evaluation of the data, preferably latency data, for constructing the configuration. No manual interaction is needed and a configuration with minimum latencies is provided.

摘要翻译： 一种设计结构，用于设计具有给定目标到达时间窗口的一组接收器内的电子电路，特别是时钟树和子时钟树，优选地在由IC设计公司或其他电路设计提供商设计的集成电路上。 时钟树和子时钟树优选通过一个或多个固定电路来连接，这些电路不能被改变，克隆或去除。 构建至少一个逻辑结构的几个替代实施方案，并且为了存储数据的几个备选实现中的每一个。 构建一组配置，每个配置包括一个或多个替代实现的组合，并且每个配置满足完整集合集合处的目标到达时间窗口。 根据用于构造配置的数据（优选等待时间数据）的评估来选择配置。 不需要手动交互，并提供具有最小延迟的配置。

公开(公告)号：US20080097738A1

公开(公告)日：2008-04-24

申请号：US11552225

申请日：2006-10-24

申请人： Brent A. Anderson ,  Jeanne P. Bickford ,  Markus Buehler ,  Jason D. Hibbeler ,  Juergen Koehl ,  Edward J. Nowak

发明人： Brent A. Anderson ,  Jeanne P. Bickford ,  Markus Buehler ,  Jason D. Hibbeler ,  Juergen Koehl ,  Edward J. Nowak

IPC分类号： G06F17/50

CPC分类号： H01L23/528 ,  H01L2924/0002 ,  H01L2924/00

摘要： An integrated circuit including a first wire of a first level of wiring tracks, a second wire of a second level of wiring tracks, a third wire of a third level of wiring tracks, and a fourth wire located a first distance from the second wire in the second level of wiring tracks. A first via connects the first and second wires at a first location of the second wire. A second via connects the second and third wires at the first location, the second via is substantially axially aligned with the first via. A third via connecting the third and fourth wires at a second location of the fourth wire. A fourth via connecting the first and fourth wires at the second location, the fourth via is substantially axially aligned with the third via. The second, third, and fourth vias, and the third and fourth wires form a path between the first and second wires redundant to the first via.

摘要翻译： 一种集成电路，包括第一级布线轨道的第一线，第二级布线轨道的第二线，第三级布线轨道的第三线和与第二线的第一距离的第四线 第二层线路。 第一通孔在第二导线的第一位置连接第一和第二导线。 第二通孔在第一位置处连接第二和第三导线，第二通孔基本上与第一通孔轴向对准。 第三通过在第四线的第二位置连接第三和第四导线。 第四通孔在第二位置处连接第一和第四导线，第四通孔基本上与第三通孔轴向对准。 第二，第三和第四通孔以及第三和第四导线形成第一和第二导线之间的路径，该路径对于第一通孔是冗余的。