公开(公告)号：US20130054854A1

公开(公告)日：2013-02-28

申请号：US13398083

申请日：2012-02-16

申请人： Mao-Lin Li ,  Chen-Kang Lo ,  Li-Chun Chen ,  Hong-Jie Huang ,  Jen-Chieh Yeh ,  Ren-Song Tsay

发明人： Mao-Lin Li ,  Chen-Kang Lo ,  Li-Chun Chen ,  Hong-Jie Huang ,  Jen-Chieh Yeh ,  Ren-Song Tsay

IPC分类号： G06F13/362

CPC分类号： G06F13/362 ,  G06F13/1642

摘要： The present invention presents an effective Cycle-count Accurate Transaction level (CCA-TLM) full bus modeling and simulation technique. Using the two-phase arbiter and master-slave models, an FSM-based Composite Master-Slave-pair and Arbiter Transaction (CMSAT) model is proposed for efficient and accurate dynamic simulations. This approach is particularly effective for bus architecture exploration and contention analysis of complex Multi-Processor System-on-Chip (MPSoC) designs.

摘要翻译： 本发明提出了一种有效的循环计数精确交易级别（CCA-TLM）全总线建模和仿真技术。 使用两相仲裁器和主从模型，提出了基于FSM的复合主从从对和仲裁器事务（CMSAT）模型，用于高效和准确的动态模拟。 这种方法对于复杂的多处理器片上系统（MPSoC）设计的总线架构探索和竞争分析特别有效。

公开(公告)号：US20110218791A1

公开(公告)日：2011-09-08

申请号：US12716446

申请日：2010-03-03

申请人： Chien-Min LEE ,  Chen-Kang Lo ,  Meng-Huan Wu ,  Ren-Song Tsay

发明人： Chien-Min LEE ,  Chen-Kang Lo ,  Meng-Huan Wu ,  Ren-Song Tsay

IPC分类号： G06G7/62

CPC分类号： G06G7/62

摘要： The present invention provides a method for simulating processor power consumption, the method comprises: simulating a simulated processor; utilizing a power analysis model to analyze the simulated processor's execution of at least one fragment of a program, for generating power analysis of a plurality of basic blocks of the at least one fragment; computing at least one power correction factor between the plurality of basic block; utilizing a processing apparatus to generate a simulation model with power annotation based on the power analysis and the at least one power correction factor; and predicting power consumption of the simulated processor based on the simulation model with power annotation.

摘要翻译： 本发明提供了一种用于模拟处理器功耗的方法，所述方法包括：模拟模拟处理器; 利用功率分析模型来分析所述模拟处理器对程序的至少一个片段的执行，以产生所述至少一个片段的多个基本块的功率分析; 计算所述多个基本块之间的至少一个功率校正因子; 利用处理装置基于功率分析和至少一个功率校正因子来生成具有功率注释的仿真模型; 并基于具有功率注释的仿真模型预测模拟处理器的功耗。

公开(公告)号：US20120185231A1

公开(公告)日：2012-07-19

申请号：US13008921

申请日：2011-01-19

申请人： Chen-Kang LO ,  Li-Chun Chen ,  Meng-Huan Wu ,  Ren-Song Tsay

发明人： Chen-Kang LO ,  Li-Chun Chen ,  Meng-Huan Wu ,  Ren-Song Tsay

IPC分类号： G06F17/50

CPC分类号： G06F17/5022 ,  G06F2217/68

摘要： The present invention discloses a cycle-count-accurate (CCA) processor modeling, which can achieve high simulation speeds while maintaining timing accuracy of the system simulation. The CCA processor modeling includes a pipeline subsystem model and a cache subsystem model with accurate cycle with accurate cycle count information and guarantees accurate timing and functional behaviors on processor interface. The CCA processor modeling further includes a branch predictor and a bus interface (BIF) to predict the branch of pipeline execution behavior (PEB) and to simulate the data accesses between the processor and the external components via an external bus, respectively. The experimental results show that the CCA processor modeling performs 50 times faster than the corresponding Cycle-accurate (CA) model while providing the same cycle count information as the target RTL model.

摘要翻译： 本发明公开了一种循环计数精确（CCA）处理器建模，可以实现高仿真速度，同时保持系统仿真的定时精度。 CCA处理器建模包括管道子系统模型和具有精确周期的缓存子系统模型，具有精确的周期计数信息，并保证处理器接口上的精确时序和功能行为。 CCA处理器建模还包括分支预测器和总线接口（BIF），以预测流水线执行行为（PEB）的分支，并分别通过外部总线模拟处理器与外部组件之间的数据访问。 实验结果表明，CCA处理器建模比相应的周期精确（CA）模型快50倍，同时提供与目标RTL模型相同的周期计数信息。