公开(公告)号：US20130304449A1

公开(公告)日：2013-11-14

申请号：US13468055

申请日：2012-05-10

申请人： Jerry KAO ,  King-Ho TAM ,  Meng-Xiang LEE ,  Li-Chung HSU ,  Chi-Yeh YU ,  Chung-Min FU ,  Chung-Hsing WANG

发明人： Jerry KAO ,  King-Ho TAM ,  Meng-Xiang LEE ,  Li-Chung HSU ,  Chi-Yeh YU ,  Chung-Min FU ,  Chung-Hsing WANG

IPC分类号： G06F17/50

CPC分类号： G06F17/5072 ,  G06F17/5077 ,  G06F2217/76

摘要： A method includes identifying at least one local power segment of a circuit, estimating at least one performance parameter of the at least one power segment based on a computer-based simulation of the circuit, and changing a design of the circuit based on at least one electromigration avoidance strategy if the at least one parameter is greater than or equal to a threshold value. A data file representing the circuit is stored if the at least one parameter is less than the threshold value.

摘要翻译： 一种方法包括识别电路的至少一个局部电力部分，基于电路的基于计算机的仿真来估计所述至少一个电力部分的至少一个性能参数，以及基于至少一个电路来改变所述电路的设计 如果至少一个参数大于或等于阈值，则电迁移避免策略。 如果至少一个参数小于阈值，则存储表示电路的数据文件。

公开(公告)号：US20130174106A1

公开(公告)日：2013-07-04

申请号：US13415997

申请日：2012-03-09

申请人： Chin-Hsiung HSU ,  Huang-Yu CHEN ,  Chung-Hsing WANG

发明人： Chin-Hsiung HSU ,  Huang-Yu CHEN ,  Chung-Hsing WANG

IPC分类号： G06F17/50

CPC分类号： G06F17/50 ,  G06F17/5072 ,  G06F2217/78

摘要： A method for creating double patterning compliant integrated circuit layouts is disclosed. The method allows patterns to be assigned to different masks and stitched together during lithography. The method also allows portions of the pattern to be removed after the process.

公开(公告)号：US08448100B1

公开(公告)日：2013-05-21

申请号：US13444158

申请日：2012-04-11

申请人： Hung Lung Lin ,  Chin-Chang Hsu ,  Ying-Yu Shen ,  Wen-Ju Yang ,  Hsiao-Shu Chao ,  Yi-Kan Cheng ,  Chin-Hsiung Hsu ,  Huang-Yu Chen ,  Yi-Chuin Tsai ,  Yuan-Te Hou ,  Chung-Hsing Wang

发明人： Hung Lung Lin ,  Chin-Chang Hsu ,  Ying-Yu Shen ,  Wen-Ju Yang ,  Hsiao-Shu Chao ,  Yi-Kan Cheng ,  Chin-Hsiung Hsu ,  Huang-Yu Chen ,  Yi-Chuin Tsai ,  Yuan-Te Hou ,  Chung-Hsing Wang

IPC分类号： G06F17/50

CPC分类号： G03F1/70

摘要： A computer implemented system comprises: a tangible, non-transitory computer readable storage medium encoded with data representing an initial layout of an integrated circuit pattern layer having a plurality of polygons. A special-purpose computer is configured to perform the steps of: analyzing in the initial layout of an integrated circuit pattern layer having a plurality of polygons, so as to identify a plurality of multi-patterning conflict cycles in the initial layout; constructing in the computer a respective multi-patterning conflict cycle graph representing each identified multi-patterning conflict cycle; classifying each identified multi-patterning conflict cycle graph in the computer according to a number of other multi-patterning conflict cycle graphs which enclose that multi-patterning conflict cycle graph; and causing a display device to graphically display the plurality of multi-patterning conflict cycle graphs according to their respective classifications.

摘要翻译： 计算机实现的系统包括：编码有表示具有多个多边形的集成电路图案层的初始布局的数据的有形的，非暂时性的计算机可读存储介质。 专用计算机被配置为执行以下步骤：在具有多个多边形的集成电路图案层的初始布局中进行分析，以便在初始布局中识别多个多图案化冲突循环; 在计算机中构建表示每个识别的多图案化冲突周期的相应的多图案化冲突循环图; 根据围绕该多图案化冲突循环图的其他多图案化冲突循环图的数量，在计算机中分类每个识别的多图案化冲突循环图; 并且使得显示装置根据它们各自的分类图形地显示多个多图案化冲突循环图。

公开(公告)号：US20130091476A1

公开(公告)日：2013-04-11

申请号：US13269757

申请日：2011-10-10

申请人： Huang-Yu CHEN ,  Yuan-Te HOU ,  Chung-Min FU ,  Chung-Hsing WANG ,  Wen-Hao CHEN ,  Yi-Kan CHENG

发明人： Huang-Yu CHEN ,  Yuan-Te HOU ,  Chung-Min FU ,  Chung-Hsing WANG ,  Wen-Hao CHEN ,  Yi-Kan CHENG

IPC分类号： G06F17/50

CPC分类号： G06F17/5077

摘要： A received layout identifies a plurality of circuit components to be included in an integrated circuit (IC) layer for double patterning the layer using two photomasks, the layout including a plurality of first patterns to be included in the first photomask and at least one second pattern to be included in the second photomask. A selected one of the first patterns has first and second endpoints, to be replaced by a replacement pattern connecting the first endpoint to a third endpoint. At least one respective keep-out region is provided adjacent to each respective remaining first pattern except for the selected first pattern. Data are generated representing the replacement pattern, such that no part of the replacement pattern is formed in any of the keep-out regions. Data representing the remaining first patterns and the replacement pattern are output.

摘要翻译： 接收到的布局标识要包括在集成电路（IC）层中的多个电路组件，用于使用两个光掩模对层进行双重图案化，所述布局包括要包括在第一光掩模中的多个第一图案和至少一个第二图案 被包括在第二个光掩模中。 所选择的第一模式中的一个具有第一和第二端点，被替换为将第一端点连接到第三端点的替换模式。 除了所选择的第一图案之外，至少一个相应的保留区域被设置为与每个相应的剩余第一图案相邻。 生成表示替换图案的数据，使得在任何保留区域中不形成替换图案的一部分。 输出表示剩余的第一图案和替换图案的数据。

公开(公告)号：US08359554B2

公开(公告)日：2013-01-22

申请号：US13274091

申请日：2011-10-14

申请人： Chung-Hsing Wang ,  Chih Sheng Tsai ,  Ying-Lin Liu ,  Kai-Yun Lin

发明人： Chung-Hsing Wang ,  Chih Sheng Tsai ,  Ying-Lin Liu ,  Kai-Yun Lin

IPC分类号： G06F17/50

CPC分类号： G06F17/5068

摘要： A method of designing and verifying 3D integrated circuits (3D IC) including providing a first layout corresponding to a first device of a 3D IC. The first layout includes a first interface layer. A second layout corresponding to a second device of the 3D IC is also provided. The second layout includes a second interface layer. A verification of the 3D is performed by verifying the first and second interface layers. The verification includes performing at least one of a design rule check (DRC) or a layout-versus-schematic (LVS) on the first and/or second interface layers.

摘要翻译： 一种设计和验证3D集成电路（3D IC）的方法，包括提供对应于3D IC的第一设备的第一布局。 第一布局包括第一接口层。 还提供了对应于3D IC的第二设备的第二布局。 第二布局包括第二接口层。 通过验证第一和第二界面层来执行3D的验证。 验证包括在第一和/或第二接口层上执行设计规则检查（DRC）或布局相对于示意图（LVS）中的至少一个。

公开(公告)号：US08307321B2

公开(公告)日：2012-11-06

申请号：US12728728

申请日：2010-03-22

申请人： Hung-Yi Liu ,  Chung-Hsing Wang ,  Chih-Chieh Chen ,  Jian-Yi Li

发明人： Hung-Yi Liu ,  Chung-Hsing Wang ,  Chih-Chieh Chen ,  Jian-Yi Li

IPC分类号： G06F17/50 ,  G06F9/455

CPC分类号： G06F17/5077 ,  G06F17/5045 ,  G06F17/5068 ,  G06F17/5072 ,  G06F17/5081

摘要： A method for dummy metal and dummy via insertion is provided. In one embodiment, dummy metals are inserted using a place and route tool, where the place and route tool has timing-awareness. Then, dummy vias arrays are inserted inside an overlap area of dummy metals using a design-rule-checking utility. Fine-grained dummy vias arrays are inserted in available space far away from main patterns. The dummy-patterns resulting from the inserted dummy vias are compressed using the design-rule-checking utility to reduce the size of a graphic data system file generated from the integrated circuit design. The dummy vias can be inserted with relaxed via spacing rules. The dummy metals are inserted with a constant line-end spacing between them for better process control and the maximum length of the dummy metal can be limited for smaller coupling effects. The dummy vias can have various sizes and a square or rectangular shape.

摘要翻译： 提供了一种用于虚拟金属和虚拟通孔插入的方法。 在一个实施例中，使用地点和路线工具插入虚拟金属，其中地点和路线工具具有时间意识。 然后，使用设计规则检查实用程序将虚拟过孔阵列插入到虚拟金属的重叠区域内。 细粒度的虚拟通孔阵列插入到远离主图案的可用空间中。 使用设计规则检查实用程序对插入的虚拟通孔产生的虚拟模式进行压缩，以减小从集成电路设计生成的图形数据系统文件的大小。 虚拟通孔可以放松通过间隔规则插入。 虚拟金属以它们之间的恒定的线端间隔插入，以获得更好的工艺控制，并且可以限制虚拟金属的最大长度以减小耦合效应。 虚拟通孔可以具有各种尺寸和正方形或矩形形状。

公开(公告)号：US08117575B2

公开(公告)日：2012-02-14

申请号：US12538507

申请日：2009-08-10

申请人： Lee-Chung Lu ,  Chung-Hsing Wang ,  Yuan-Te Hou

发明人： Lee-Chung Lu ,  Chung-Hsing Wang ,  Yuan-Te Hou

IPC分类号： G06F17/50

CPC分类号： G06F17/5031 ,  G06F2217/84

摘要： Apparatus is provided for performing timing analysis on a circuit. A first storage device portion stores a state dependent stage weight for each of a rising time arc and a falling time arc of each of a plurality of cells in a cell library. An adder is provided for calculating a sum of the state dependent stage weights for each of the cells that are included in a circuit path. A second storage device portion stores a table containing on chip variation (OCV) derating factors. The table is indexed by values of the sum. A total path delay is calculated for the circuit path, based on the OCV derating factor corresponding to the sum of the state dependent stage weights for the cells in the circuit path.

摘要翻译： 提供了一种用于在电路上执行定时分析的装置。 第一存储设备部分存储单元库中的多个单元中的每一个的上升时间弧和下降时间弧中的每一个的状态依赖级加权。 提供一个加法器，用于计算包括在电路路径中的每个单元格的状态依赖级加权之和。 第二存储设备部分存储包含片上变化（OCV）降额因子的表。 该表由值的值索引。 基于对应于电路路径中的单元的状态依赖级加权之和的OCV降额因子，计算电路路径的总路径延迟。

公开(公告)号：US20120036489A1

公开(公告)日：2012-02-09

申请号：US13274091

申请日：2011-10-14

申请人： Chung-Hsing Wang ,  Chih Sheng Tsai ,  Ying-Lin Liu ,  Kai-Yun Lin

发明人： Chung-Hsing Wang ,  Chih Sheng Tsai ,  Ying-Lin Liu ,  Kai-Yun Lin

IPC分类号： G06F17/50

CPC分类号： G06F17/5068

摘要： A method of designing and verifying 3D integrated circuits (3D IC) including providing a first layout corresponding to a first device of a 3D IC. The first layout includes a first interface layer. A second layout corresponding to a second device of the 3D IC is also provided. The second layout includes a second interface layer. A verification of the 3D is performed by verifying the first and second interface layers. The verification includes performing at least one of a design rule check (DRC) or a layout-versus-schematic (LVS) on the first and/or second interface layers.

摘要翻译： 一种设计和验证3D集成电路（3D IC）的方法，包括提供对应于3D IC的第一设备的第一布局。 第一布局包括第一接口层。 还提供了对应于3D IC的第二设备的第二布局。 第二布局包括第二接口层。 通过验证第一和第二界面层来执行3D的验证。 验证包括在第一和/或第二接口层上执行设计规则检查（DRC）或布局相对于示意图（LVS）中的至少一个。

公开(公告)号：US08060843B2

公开(公告)日：2011-11-15

申请号：US12141690

申请日：2008-06-18

申请人： Chung-Hsing Wang ,  Chih Sheng Tsai ,  Ying-Lin Liu ,  Kai-Yun Lin

发明人： Chung-Hsing Wang ,  Chih Sheng Tsai ,  Ying-Lin Liu ,  Kai-Yun Lin

IPC分类号： G06F17/50

CPC分类号： G06F17/5068

摘要： A method of designing a 3D integrated circuit (3D IC) including providing a first layout corresponding to a first device of a 3D IC and a second layout corresponding to a second device of a 3D IC is provided. A verification, such as LVS or DRC, may be performed not only on each device separately, but may also be performed to ensure proper connectivity between devices. The verification may be performed on a single layout file (e.g., GDS II file) including the interface layer of the first and second die. Dummy feature pattern may be determined for the 3D IC using a layout including the interface layers of the first and second devices.

摘要翻译： 提供一种设计3D集成电路（3D IC）的方法，包括提供对应于3D IC的第一设备的第一布局和对应于3D IC的第二设备的第二布局。 诸如LVS或DRC之类的验证可以不仅在每个设备上分开执行，而且还可以被执行以确保设备之间的正确连接。 可以在包括第一和第二裸片的界面层的单个布局文件（例如，GDS II文件）上执行验证。 可以使用包括第一和第二装置的界面层的布局来确定3D IC的虚拟特征图案。

公开(公告)号：US07913141B2

公开(公告)日：2011-03-22

申请号：US11505113

申请日：2006-08-16

申请人： Lee-Chung Yu ,  Chung-Hsing Wang ,  Yung-Chin Hou

发明人： Lee-Chung Yu ,  Chung-Hsing Wang ,  Yung-Chin Hou

IPC分类号： G01R31/3187 ,  G01R31/40

CPC分类号： G01R31/31721

摘要： A system is disclosed for reducing current leakages in an integrated circuit (IC), the system comprises one or more separated power supply lines connecting between one or more power sources and an isolated circuitry, one or more switches on the separated power supply lines for controlling the connections between the power sources and the isolated circuitry, and one or more controllers for turning the switches on or off according to one or more predetermined conditions.

摘要翻译： 公开了一种用于减少集成电路（IC）中的电流泄漏的系统，该系统包括连接在一个或多个电源和隔离电路之间的一个或多个分开的电源线，分离的电源线上的一个或多个开关用于控制 电源和隔离电路之间的连接，以及根据一个或多个预定条件打开或关闭开关的一个或多个控制器。