公开(公告)号：US5621755A

公开(公告)日：1997-04-15

申请号：US330914

申请日：1994-10-28

申请人： Valter Bella ,  Andrea Finotello ,  Danilo Galgani ,  Marco Gandini

发明人： Valter Bella ,  Andrea Finotello ,  Danilo Galgani ,  Marco Gandini

IPC分类号： H03L7/087 ,  H04L7/00 ,  H04L7/033 ,  H04L27/227 ,  H04B1/38 ,  H04L5/16

CPC分类号： H04L7/033 ,  H04L27/2272

摘要： A high speed digital signal transceiver in CMOS technology, in which the receiver has a clock signal extraction circuit, which is capable of self-aligning on incoming data with no spurious locks. Utilizing the PLL technique, the circuit generates a clock signal locked to the incoming signal utilizing a local oscillator, voltage-controlled by two feedback loops, a main one for frequency and phase corrections and a secondary one for phase correction. Moreover, original circuit solutions for the phase detectors and the low-pass filters are also envisaged.

摘要翻译： CMOS技术中的高速数字信号收发器，其中接收机具有时钟信号提取电路，能够对输入的数据进行自校准，无需伪锁。 利用PLL技术，电路利用本地振荡器产生锁定到输入信号的时钟信号，本地振荡器由两个反馈回路进行电压控制，一个主要用于频率和相位校正，另一个用于相位校正。 此外，还设想了用于相位检测器和低通滤波器的原始电路解决方案。