公开(公告)号：US06384628B1

公开(公告)日：2002-05-07

申请号：US09540106

申请日：2000-03-31

申请人： Timothy M. Lacey ,  Jeffrey Mark Marshall ,  David L. Johnson

发明人： Timothy M. Lacey ,  Jeffrey Mark Marshall ,  David L. Johnson

IPC分类号： H01L2500

CPC分类号： H03K19/17744 ,  H03K19/17784 ,  H03K19/17788

摘要： A programmable logic device comprising a core circuit, a first circuit, a second circuit, and a third circuit. The core circuit may be configured to (i) operate at a first supply voltage, (ii) receive one or more internal input signals, and (iii) generate one or more internal output signals. The first circuit may be configured to generate said first supply voltage in response to a second supply voltage. The second circuit may be configured to (i) operate at a third supply voltage and (ii) generate said one or more internal input signals in response to one or more external input signals. The third circuit may be configured to (i) operate at said third supply voltage and (ii) generate one or more external output signals in response to said one or more internal output signals.

摘要翻译： 一种可编程逻辑器件，包括核心电路，第一电路，第二电路和第三电路。 核心电路可以被配置为（i）以第一电源电压工作，（ii）接收一个或多个内部输入信号，以及（iii）产生一个或多个内部输出信号。 第一电路可以被配置为响应于第二电源电压而产生所述第一电源电压。 第二电路可以被配置为（i）在第三电源电压下工作，以及（ii）响应于一个或多个外部输入信号产生所述一个或多个内部输入信号。 第三电路可以被配置为（i）在所述第三电源电压下工作，并且（ii）响应于所述一个或多个内部输出信号产生一个或多个外部输出信号。

公开(公告)号：US06236230B1

公开(公告)日：2001-05-22

申请号：US09322946

申请日：1999-05-28

申请人： Jeffrey Mark Marshall

发明人： Jeffrey Mark Marshall

IPC分类号： H03K19173

CPC分类号： H03K19/17736 ,  H03K19/17704

摘要： A product-term allocation architecture for a programmable device, comprising a plurality of logic gate sections and a fully rotatable, programmable OR-type array. A first one of the logic gate sections may comprise a first plurality of fixed logic gates. Each of the first plurality of fixed logic gates may have m inputs, m being an integer of at least one. A second one of the logic gate sections may comprise a second plurality of fixed logic gates. Each of the second plurality of fixed logic gates having n inputs, n being an integer of at least two and being different from m. The plurality of logic gate sections may be configured to provide p outputs, p being an integer equal to or greater than the total number of the fixed logic gates and less than the total number of fixed logic gate inputs. The fully rotatable, programmable OR-type array may receive the p outputs and may be configured to generate a plurality of array outputs.

摘要翻译： 一种用于可编程器件的产品术语分配架构，包括多个逻辑门极部分和完全可旋转的可编程OR型阵列。 逻辑门部分中的第一个可以包括第一多个固定逻辑门。 第一多个固定逻辑门中的每一个可以具有m个输入，m是至少一个的整数。 逻辑门部分中的第二个可以包括第二多个固定逻辑门。 第二多个固定逻辑门中的每一个具有n个输入，n是至少两个并且不同于m的整数。 多个逻辑门部分可以被配置为提供p个输出，p是等于或大于固定逻辑门的总数的整数，并且小于固定逻辑门输入的总数。 完全可旋转的可编程OR型阵列可以接收p个输出并且可以被配置为产生多个阵列输出。