公开(公告)号：US20120329224A1

公开(公告)日：2012-12-27

申请号：US13495510

申请日：2012-06-13

申请人： Yoo-chul Kong ,  Jin-kwan Lee ,  Gyung-jin Min ,  Seong-soo Lee

发明人： Yoo-chul Kong ,  Jin-kwan Lee ,  Gyung-jin Min ,  Seong-soo Lee

IPC分类号： H01L21/308 ,  H01L21/336

CPC分类号： H01L21/31144 ,  H01L21/0332 ,  H01L27/11556 ,  H01L27/11582

摘要： A method of forming a fine pattern and a method of manufacturing a semiconductor device. The method of forming a fine pattern includes: forming a hard mask layer on a to-be-etched layer; forming on the hard mask layer a first mask pattern including a plurality of elongated openings that are arranged at predetermined intervals in a first direction and a second direction different from the first direction and are offset from each other in adjacent columns in the second direction; forming on the hard mask layer a second mask pattern including at least two linear openings that each pass through the elongated openings in the adjacent columns and extend in the first direction; forming a hard mask pattern by etching the hard mask layer by using the second mask pattern as an etch mask; and etching the to-be-etched layer by using the hard mask pattern.

摘要翻译： 形成精细图案的方法和制造半导体器件的方法。 形成精细图案的方法包括：在被蚀刻层上形成硬掩模层; 在所述硬掩模层上形成第一掩模图案，所述第一掩模图案包括多个细长开口，所述第一掩模图案沿着第一方向以不同于第一方向的第二方向以预定间隔布置，并且在相邻列中沿第二方向彼此偏移; 在所述硬掩模层上形成包括至少两个线性开口的第二掩模图案，每个所述至少两个线性开口穿过所述相邻列中的所述细长开口并在所述第一方向上延伸; 通过使用第二掩模图案作为蚀刻掩模来蚀刻硬掩模层来形成硬掩模图案; 并通过使用硬掩膜图案蚀刻被蚀刻层。

公开(公告)号：US20130270714A1

公开(公告)日：2013-10-17

申请号：US13803354

申请日：2013-03-14

申请人： Ho-Ki Lee ,  Gwang-Hyun Baek ,  Du-Chul Oh ,  Jin-Kwan Lee ,  Ki-Jeong Kim

发明人： Ho-Ki Lee ,  Gwang-Hyun Baek ,  Du-Chul Oh ,  Jin-Kwan Lee ,  Ki-Jeong Kim

IPC分类号： H01L21/768 ,  H01L23/48

CPC分类号： H01L21/76802 ,  H01L21/76816 ,  H01L21/76879 ,  H01L23/481 ,  H01L27/11575 ,  H01L27/11582 ,  H01L29/66833 ,  H01L29/7926 ,  H01L2924/0002 ,  H01L2924/00

摘要： A semiconductor memory device includes conductive patterns vertically stacked on the substrate and having pad regions extended further at edge portions of the conductive patterns as the conductive patterns descend from an uppermost conductive pattern to a lowermost conductive pattern, a first contact plug disposed on a first pad region of the lowermost conductive pattern, a buffer conductive pattern disposed on a second pad region positioned above the first pad region, and a second contact plug formed on the buffer conductive pattern.

摘要翻译： 半导体存储器件包括垂直堆叠在衬底上的导电图案，并且当导电图案从最上面的导电图形下降到最下面的导电图案时，具有在导电图案的边缘部分处进一步延伸的焊盘区域;布置在第一焊盘上的第一接触插塞 区域，设置在位于第一焊盘区域上方的第二焊盘区域上的缓冲导电图案，以及形成在缓冲导电图案上的第二接触插塞。

公开(公告)号：US08728889B2

公开(公告)日：2014-05-20

申请号：US13803354

申请日：2013-03-14

申请人： Ho-Ki Lee ,  Gwang-Hyun Baek ,  Du-Chul Oh ,  Jin-Kwan Lee ,  Ki-Jeong Kim

发明人： Ho-Ki Lee ,  Gwang-Hyun Baek ,  Du-Chul Oh ,  Jin-Kwan Lee ,  Ki-Jeong Kim

IPC分类号： H01L21/336

CPC分类号： H01L21/76802 ,  H01L21/76816 ,  H01L21/76879 ,  H01L23/481 ,  H01L27/11575 ,  H01L27/11582 ,  H01L29/66833 ,  H01L29/7926 ,  H01L2924/0002 ,  H01L2924/00

摘要： A semiconductor memory device includes conductive patterns vertically stacked on the substrate and having pad regions extended further at edge portions of the conductive patterns as the conductive patterns descend from an uppermost conductive pattern to a lowermost conductive pattern, a first contact plug disposed on a first pad region of the lowermost conductive pattern, a buffer conductive pattern disposed on a second pad region positioned above the first pad region, and a second contact plug formed on the buffer conductive pattern.

摘要翻译： 半导体存储器件包括垂直堆叠在衬底上的导电图案，并且当导电图案从最上面的导电图形下降到最下面的导电图案时，具有在导电图案的边缘部分处进一步延伸的焊盘区域;布置在第一焊盘上的第一接触插塞 区域，设置在位于第一焊盘区域上方的第二焊盘区域上的缓冲导电图案，以及形成在缓冲导电图案上的第二接触插塞。