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    Dry carbon dioxide capture apparatus
    2.
    发明授权
    Dry carbon dioxide capture apparatus 有权
    干二氧化碳捕集装置

    公开(公告)号：US08551232B2

    公开(公告)日：2013-10-08

    申请号：US13283944

    申请日：2011-10-28

    申请人： Chang-Keun Yi ,  Gyong-Tae Jin ,  Do-Won Sun ,  Sung-Ho Jo ,  Jae-Hyeon Park ,  Dal-Hee Bae ,  Ho-Jung Ryu ,  Young-Cheol Park ,  Seung-Yong Lee ,  Jong-Ho Moon

    发明人： Chang-Keun Yi ,  Gyong-Tae Jin ,  Do-Won Sun ,  Sung-Ho Jo ,  Jae-Hyeon Park ,  Dal-Hee Bae ,  Ho-Jung Ryu ,  Young-Cheol Park ,  Seung-Yong Lee ,  Jong-Ho Moon

    IPC分类号： B01D53/02

    CPC分类号： B01D53/83 ,  B01D53/10 ,  B01D53/60 ,  B01D53/62 ,  B01D2253/102 ,  Y02A50/2342 ,  Y02C10/04 ,  Y02C10/06 ,  Y02C10/08

    摘要： Disclosed is a dry carbon dioxide capture apparatus with improved carbon dioxide capture efficiency through preventing gas backflows into vertical transport lines. The dry CO2 capture apparatus includes a capture reactor having a capture buffer chamber on the bottom side, a capture diffusion plate on top of the capture buffer chamber, and adsorbent particles in a space above the capture diffusion plate; a first separator connected to the capture reactor through a vertical transport line; a regenerator having a regeneration buffer chamber on the bottom side, a regenerating diffusion plate on top of the regeneration buffer chamber, and adsorbent particles in a space above the regenerating diffusion plate; a second separator connected to the regenerator through a gas separation line; and a second particle transfer line connected to the regenerator at one end and connected to the capture reactor at the other end.

    摘要翻译： 公开了一种干式二氧化碳捕集装置，其通过防止气体回流进入垂直输送管线而具有改善的二氧化碳捕获效率。 干式二氧化碳捕获装置包括：捕获反应器，其具有底部的捕获缓冲室，捕获缓冲室顶部的捕获扩散板和捕获扩散板上方的空间中的吸附剂颗粒; 通过垂直输送线连接到捕集反应器的第一分离器; 在再生缓冲室的上侧具有再生缓冲室的再生器，再生缓冲室顶部的再生扩散板和再生扩散板上方的吸附剂粒子; 通过气体分离线路连接到再生器的第二分离器; 以及在另一端连接到再生器并在另一端连接到捕集反应器的第二颗粒输送管线。

    Interrupt handling apparatus and method for equal-model processor and processor including the interrupt handling apparatus
    3.
    发明授权
    Interrupt handling apparatus and method for equal-model processor and processor including the interrupt handling apparatus 有权
    包含中断处理装置的等模型处理器和处理器的中断处理装置和方法

    公开(公告)号：US08516231B2

    公开(公告)日：2013-08-20

    申请号：US12695266

    申请日：2010-01-28

    申请人： Il-hyun Park ,  Soo-jung Ryu ,  Dong-hoon Yoo ,  Yeon-gon Cho ,  Bernhard Egger

    发明人： Il-hyun Park ,  Soo-jung Ryu ,  Dong-hoon Yoo ,  Yeon-gon Cho ,  Bernhard Egger

    IPC分类号： G06F15/00 ,  G06F9/00 ,  G06F9/44

    CPC分类号： G06F9/3836 ,  G06F9/327

    摘要： An interrupt support determining apparatus and method for an equal-model processor, and a processor including the interrupt support determining apparatus are provided. The interrupt support determining apparatus determines whether an instruction input to a processor decoder is a multiple latency instruction, compares a current latency of the instruction with a remaining latency if the instruction is a multiple latency instruction, and updates the current latency to the remaining latency if the current latency is greater than the remaining latency.

    摘要翻译： 提供了一种用于等模型处理器的中断支持确定装置和方法，以及包括中断支持确定装置的处理器。 中断支持确定装置确定输入到处理器解码器的指令是否是多等待时间指令，如果指令是多等待时间指令，则将指令的当前等待时间与剩余延迟进行比较，并将当前等待时间更新为剩余延迟，如果 当前的延迟大于剩余的延迟。

    SIMULATION APPARATUS AND METHOD FOR MULTICORE SYSTEM
    6.
    发明申请
    SIMULATION APPARATUS AND METHOD FOR MULTICORE SYSTEM 有权
    模拟装置及其制作方法

    公开(公告)号：US20120158394A1

    公开(公告)日：2012-06-21

    申请号：US13171017

    申请日：2011-06-28

    申请人： Young Chul Cho ,  Soo-Jung Ryu ,  Moo-Kyoung Chung ,  Ho-Young Kim ,  Woong Seo

    发明人： Young Chul Cho ,  Soo-Jung Ryu ,  Moo-Kyoung Chung ,  Ho-Young Kim ,  Woong Seo

    IPC分类号： G06F17/50

    CPC分类号： G06F17/5009 ,  G06F17/5022 ,  G06F17/5031 ,  G06F2217/84

    摘要： A simulation apparatus and method for a multicore system are provided. The simulation apparatus may prevent the occurrence of a data collision during the communication between modules and may reduce the overhead generated during simulation. The simulation apparatus may select a plurality of modules to be synchronized in terms of function execution timing based on timing information and may configure a multicore system architecture model using the selected modules. The simulation apparatus may acquire function execution timing information of the modules, control the execution of functions by the modules based on the acquired function execution timing information, and output the results of the control of the execution of functions by the modules.

    摘要翻译： 提供了一种用于多核系统的模拟装置和方法。 模拟装置可以防止在模块之间的通信期间发生数据冲突，并且可以减少模拟期间产生的开销。 模拟装置可以基于定时信息来选择要在功能执行定时上同步的多个模块，并且可以使用所选择的模块来配置多核系统体系结构模型。 模拟装置可以获取模块的功能执行定时信息，基于所获取的功能执行定时信息控制模块的功能的执行，并且输出模块执行功能的控制结果。

    RECONFIGURABLE PROCESSOR AND OPERATING METHOD OF THE SAME
    8.
    发明申请
    RECONFIGURABLE PROCESSOR AND OPERATING METHOD OF THE SAME 有权
    可重构加工器及其操作方法

    公开(公告)号：US20100174885A1

    公开(公告)日：2010-07-08

    申请号：US12563350

    申请日：2009-09-21

    申请人： Il-hyun PARK ,  Soo-jung Ryu ,  Dong-hoon Yoo ,  Yeon-gon Cho ,  Bernhard Egger ,  Woon Seo

    发明人： Il-hyun PARK ,  Soo-jung Ryu ,  Dong-hoon Yoo ,  Yeon-gon Cho ,  Bernhard Egger ,  Woon Seo

    IPC分类号： G06F15/76 ,  G06F9/00

    CPC分类号： G06F15/7867 ,  G06F9/30072 ,  Y02D10/12 ,  Y02D10/13

    摘要： Provided are a reconfigurable processor and operating method thereof. The reconfigurable processor may use a configuration memory distributed to each operation unit. The distributed configuration memory may be separated into a distributed operation configuration memory including configuration information about an operation of a function unit, and a distributed routing configuration memory including configuration information about routing. The distributed operation configuration memory may be activated according to a predicate signal.

    摘要翻译： 提供了一种可重构处理器及其操作方法。 可重构处理器可以使用分配给每个操作单元的配置存储器。 分布式配置存储器可以被分成包括关于功能单元的操作的配置信息的分布式操作配置存储器，以及包括关于路由的配置信息的分布式路由配置存储器。 可以根据谓词信号激活分布式操作配置存储器。

    Loop accelerator and data processing system having the same
    9.
    发明授权
    Loop accelerator and data processing system having the same 有权
    循环加速器和数据处理系统具有相同的功能

    公开(公告)号：US07590831B2

    公开(公告)日：2009-09-15

    申请号：US11514889

    申请日：2006-09-05

    申请人： Soo-jung Ryu ,  Jeong-wook Kim ,  Suk-jin Kim ,  Hong-Seok Kim ,  Jun-jin Kong

    发明人： Soo-jung Ryu ,  Jeong-wook Kim ,  Suk-jin Kim ,  Hong-Seok Kim ,  Jun-jin Kong

    IPC分类号： G06F9/44

    CPC分类号： G06F9/3836 ,  G06F9/3877 ,  G06F9/3897 ,  G06F15/7867 ,  Y02D10/12 ,  Y02D10/13

    摘要： Provided are a loop accelerator and a data processing system having the loop accelerator. The data processing system includes a loop accelerator which executes a loop part of a program, a processor core which processes a remaining part of the program except the loop part, and a central register file which transmits data between the processor core and the loop accelerator. The loop accelerator includes a plurality of processing elements (PEs) each of which performs an operation on each word to execute the program, a configuration memory which stores configuration bits indicating operations, states, etc. of the PEs, and a plurality of context memories, installed in a column or row direction of the PEs, which transmit the configuration bits along a direction toward which the PEs are arrayed. Thus, a connection structure between the configuration memory and the PEs can be simplified to easily modify a structure of the loop accelerator so as to extend the loop accelerator.

    摘要翻译： 提供了一种环路加速器和具有环路加速器的数据处理系统。 数据处理系统包括执行程序的循环部分的循环加速器，处理除循环部分之外的程序的剩余部分的处理器核心以及在处理器核心和循环加速器之间传送数据的中央寄存器文件。 环路加速器包括多个处理元件（PE），每个处理元件（PE）对每个字执行操作以执行程序;配置存储器，其存储指示PE的操作，状态等的配置位，以及多个上下文存储器 安装在PE的列或行方向上，其沿着PE排列的方向传送配置位。 因此，可以简化配置存储器和PE之间的连接结构，以容易地修改循环加速器的结构，以便扩展循环加速器。

    Method and apparatus for interrupt handling during loop processing in reconfigurable coarse grained array
    10.
    发明授权
    Method and apparatus for interrupt handling during loop processing in reconfigurable coarse grained array 有权
    在可重构粗粒度阵列中循环处理中的中断处理方法和装置

    公开(公告)号：US07529917B2

    公开(公告)日：2009-05-05

    申请号：US11519858

    申请日：2006-09-13

    申请人： Soo Jung Ryu ,  Jeong Wook Kim ,  Dong-Hoon Yoo ,  Hee Seok Kim

    发明人： Soo Jung Ryu ,  Jeong Wook Kim ,  Dong-Hoon Yoo ,  Hee Seok Kim

    IPC分类号： G06F9/00

    CPC分类号： G06F9/4812

    摘要： A processor including a coarse grained array including a plurality of function units and a plurality of register files, wherein a loop to be executed by the coarse grained array is split into a plurality of sub-loops, and when an interrupt request occurs while executing the sub-loop in the coarse grained array, the interrupt request is processed after the executing of the sub-loop is completed.

    摘要翻译： 一种包括包括多个功能单元和多个寄存器文件的粗粒度阵列的处理器，其中由粗粒度阵列执行的循环被分割成多个子循环，并且当执行中断请求时发生中断请求 在粗粒子数组中的子循环，中断请求在子循环执行完成后被处理。