公开(公告)号：US20050172107A1

公开(公告)日：2005-08-04

申请号：US11069004

申请日：2005-02-28

申请人： Douglas Carmean ,  David Sager ,  Thomas Toll ,  Karol Menezes

发明人： Douglas Carmean ,  David Sager ,  Thomas Toll ,  Karol Menezes

IPC分类号： G06F9/38 ,  G06F9/30

CPC分类号： G06F9/3861

摘要： Replay instruction morphing. One disclosed apparatus includes an execution unit to execute an instruction. A replay system replays an altered instruction if the execution unit executes the instruction erroneously.

摘要翻译： 重播指示变形。 所公开的装置包括执行指令的执行单元。 如果执行单元错误地执行指令，则重放系统重放改变的指令。

公开(公告)号：US06067556A

公开(公告)日：2000-05-23

申请号：US13117

申请日：1998-01-26

申请人： Karol Menezes

发明人： Karol Menezes

IPC分类号： G06F7/485 ,  G06F7/50 ,  G06F7/544 ,  G06F7/38

CPC分类号： G06F7/485 ,  G06F7/544 ,  G06F2207/5442

摘要： A method and apparatus for adding floating point numbers. A ones-complement difference between first and second exponents respectively included in first and second floating point values is generated. Depending on whether a sign bit of the ones-complement difference is in a first state or a second state, either a first mantissa included in the first floating point value or a second mantissa included in the second floating point value is shifted. The first and second mantissas are added after one of the first mantissa and the second mantissa has been shifted.

摘要翻译： 一种用于添加浮点数的方法和装置。 产生分别包含在第一和第二浮点值中的第一和第二指数之间的补码差。 取决于补码差分的符号位是处于第一状态还是第二状态，包括在第一浮点值中的第一尾数或包含在第二浮点值中的第二尾数偏移。 在第一尾数和第二尾数之一被移位之后，第一和第二尾数被加上。

公开(公告)号：US6055555A

公开(公告)日：2000-04-25

申请号：US999243

申请日：1997-12-29

申请人： Brent Boswell ,  Karol Menezes

发明人： Brent Boswell ,  Karol Menezes

IPC分类号： G06F7/52 ,  G06F7/523 ,  G06F7/57 ,  G06F7/38

CPC分类号： G06F7/483 ,  G06F7/49957 ,  G06F7/523

摘要： An interface circuit performs a last step of an arithmetic operation and a round operation in parallel. The interface circuit includes a first adder circuit that receives as an input a true result of an arithmetic operation in an intermediate format. The first adder circuit outputs both the true result in a final format and a first representable number approximating the true result. A second adder circuit is connected in parallel to the first adder circuit. The second adder circuit receives the true result in the intermediate format and a 1 as inputs. The second adder circuit outputs a second representable number approximating the true result. The interface circuit also includes a selection circuit connected to the outputs of the first and second adder circuits. The selection circuit outputs either the first or second representable numbers as a rounded result of the arithmetic operation.

摘要翻译： 接口电路并行执行算术运算和循环运算的最后一步。 接口电路包括第一加法器电路，其接收中间格式的算术运算的真实结果作为输入。 第一加法器电路输出最终格式的真实结果和逼近真实结​​果的第一可表示数字。 第二加法器电路并联连接到第一加法器电路。 第二加法器电路以中间格式接收真实结果，将1作为输入。 第二加法器电路输出接近真实结果的第二可表示数。 接口电路还包括连接到第一和第二加法器电路的输出的选择电路。 选择电路将第一或第二可表示数字输出为算术运算的舍入结果。

公开(公告)号：US20100070648A1

公开(公告)日：2010-03-18

申请号：US12326050

申请日：2008-12-01

申请人： Chunlei ZHU ,  Yu Bai ,  Zhengwei Jiang ,  Ko Yu ,  Karol Menezes ,  Craig M. Wittenbrink

发明人： Chunlei ZHU ,  Yu Bai ,  Zhengwei Jiang ,  Ko Yu ,  Karol Menezes ,  Craig M. Wittenbrink

IPC分类号： G06F15/173

CPC分类号： G06F11/3414 ,  G06F11/3457

摘要： The present invention relates to a traffic generator and a method for testing the performance of the memory system of graphic processing unit. The traffic generator comprises: at least one simulated engine module, each for generating at least one read stream and/or at least one write stream; and an output arbiter for selecting a stream to be output from a group comprising the at least one read stream and/or the at least one write stream; wherein the selected stream is arranged to be output to the memory system of graphic processing unit.

摘要翻译： 本发明涉及一种业务发生器和一种用于测试图形处理单元的存储系统的性能的方法。 业务发生器包括：至少一个模拟引擎模块，每个用于生成至少一个读取流和/或至少一个写入流; 以及输出仲裁器，用于从包括所述至少一个读取流和/或所述至少一个写入流的组中选择要输出的流; 其中所选择的流被布置成输出到图形处理单元的存储器系统。

公开(公告)号：US20050251645A1

公开(公告)日：2005-11-10

申请号：US11103702

申请日：2005-04-11

申请人： Patrice Roussel ,  Glenn Hinton ,  Shreekant Thakkar ,  Brent Boswell ,  Karol Menezes

发明人： Patrice Roussel ,  Glenn Hinton ,  Shreekant Thakkar ,  Brent Boswell ,  Karol Menezes

IPC分类号： G06F9/302 ,  G06F15/00

CPC分类号： G06F9/30014 ,  G06F9/30036 ,  G06F9/3826 ,  G06F9/3828 ,  G06F9/3875 ,  G06F9/3885

摘要： A method and apparatus are disclosed for staggering execution of an instruction. According to one embodiment of the invention, a single macro instruction is received wherein the single macro instruction specifies at least two logical registers and wherein the two logical registers respectively store a first and second packed data operands having corresponding data elements. An operation specified by the single macro instruction is then performed independently on a first and second plurality of the corresponding data elements from said first and second packed data operands at different times using the same circuit to independently generate a first and second plurality of resulting data elements. The first and second plurality of resulting data elements are stored in a single logical register as a third packed data operand.

摘要翻译： 公开了一种用于交错执行指令的方法和装置。 根据本发明的一个实施例，接收单个宏指令，其中单个宏指令指定至少两个逻辑寄存器，并且其中两个逻辑寄存器分别存储具有相应数据元素的第一和第二压缩数据操作数。 然后，使用相同电路，在来自所述第一和第二打包数据操作数的第一和第二多个相应数据元素上独立地执行由单个宏指令指定的操作，以独立地生成第一和第二多个结果数据元素 。 第一和第二多个结果数据元素作为第三打包数据操作数存储在单个逻辑寄存器中。