公开(公告)号：US20060074960A1

公开(公告)日：2006-04-06

申请号：US10946479

申请日：2004-09-20

申请人： Marc Goldschmidt ,  Robert Sheffield ,  Mark Schmisseur ,  Richard Beckett

发明人： Marc Goldschmidt ,  Robert Sheffield ,  Mark Schmisseur ,  Richard Beckett

IPC分类号： G06F7/00

CPC分类号： H03M13/11 ,  G06F2211/109 ,  H04L1/0065 ,  H04L1/0071

摘要： Provided are a method, system, and article of manufacture for providing data integrity for data streams. Input data streams are received. A parity data stream is generated by computing parity data from the input data streams, wherein the parity data stream comprises data blocks. Data integrity fields are computed for the data blocks, wherein a data integrity field is used to ensure the integrity of a data block for which the data integrity field is computed. The computed data integrity fields are added to the data blocks to generate an output stream.

摘要翻译： 提供了一种用于为数据流提供数据完整性的方法，系统和制品。 接收输入数据流。 通过从输入数据流计算奇偶校验数据来生成奇偶校验数据流，其中奇偶校验数据流包括数据块。 为数据块计算数据完整性字段，其中使用数据完整性字段来确保计算数据完整性字段的数据块的完整性。 计算的数据完整性字段被添加到数据块以生成输出流。

公开(公告)号：US5751975A

公开(公告)日：1998-05-12

申请号：US580130

申请日：1995-12-28

申请人： Byron Gillespie ,  Marc Goldschmidt ,  Terry Sych ,  Bruce Young

发明人： Byron Gillespie ,  Marc Goldschmidt ,  Terry Sych ,  Bruce Young

IPC分类号： G06F13/10 ,  G06F13/40 ,  G06F13/00

CPC分类号： G06F13/105 ,  G06F13/404

摘要： A method and apparatus for interfacing a device which is compliant to a first bus protocol to a second bus having a second protocol and for providing virtual functions through an intelligent bridge. The interface apparatus is coupled to the first bus and the second bus. The interface device detects a configuration cycle on the second bus and translates the configuration cycle into a corresponding cycle in a format understandable by the first bus. The bus cycle is executed on the first bus. A local processor is interrupted by the interface apparatus. A verification and correction program is executed by the local processor to restore configuration header values if the executed bus cycle violated the protocol of the second bus. The interface apparatus insures that requests for access to the first bus are blocked during the execution of the verification and correction program.

摘要翻译： 一种用于将符合第一总线协议的设备连接到具有第二协议的第二总线并用于通过智能桥提供虚拟功能的方法和装置。 接口装置耦合到第一总线和第二总线。 接口设备检测第二总线上的配置周期，并将配置周期以第一总线可理解的格式转换为相应的周期。 总线周期在第一个总线上执行。 本地处理器被接口设备中断。 如果执行的总线周期违反了第二总线的协议，则本地处理器执行验证和校正程序来恢复配置头值。 接口装置确保在执行验证和校正程序期间阻止访问第一总线的请求。

公开(公告)号：US20060271718A1

公开(公告)日：2006-11-30

申请号：US11139222

申请日：2005-05-27

申请人： Bruno DiPlacido ,  Joseph Murray ,  Victor Lau ,  Marc Goldschmidt ,  Eric DeHaemer

发明人： Bruno DiPlacido ,  Joseph Murray ,  Victor Lau ,  Marc Goldschmidt ,  Eric DeHaemer

IPC分类号： G06F13/24

CPC分类号： G06F11/0745 ,  G06F11/0766 ,  G06F11/0793

摘要： An embodiment is a method and apparatus to prevent the propagation of an error in a transmission from an I/O processor of a peripheral device to a host in a computer system utilizing a PCI, PCI-X, or PCI Express link. An embodiment detects an error in a transmission, may shut down the transmission path, and further intercepts the confirmation message before the confirmation message can be sent to the host

摘要翻译： 一个实施例是一种防止传输中的错误从外设设备的I / O处理器传播到使用PCI，PCI-X或PCI Express链路的计算机系统中的主机的方法和装置。 实施例检测到传输中的错误，可以关闭传输路径，并且在确认消息可以被发送到主机之前进一步拦截确认消息

公开(公告)号：US5884027A

公开(公告)日：1999-03-16

申请号：US870141

申请日：1997-06-05

申请人： Elliot Garbus ,  Peter Sankhagowit ,  Marc Goldschmidt ,  Nick Eskandari

发明人： Elliot Garbus ,  Peter Sankhagowit ,  Marc Goldschmidt ,  Nick Eskandari

IPC分类号： G06F13/36 ,  G06F3/02 ,  G06F13/00 ,  G06F13/14 ,  G06F13/40 ,  G06F15/00

CPC分类号： G06F13/4027

摘要： A multi-functional device that integrates a high performance processor into a PCI to PCI bus bridge. The invention consolidates a high performance processor, a PCI to PCI bus bridge, PCI bus-processor address translation unit, direct memory acces's (DMA) controller, memory controller, secondary PCI bus arbitration unit, inter-integrated circuit (I.sup.2 C) bus interface unit, advanced programmable interrupt (APIC) bus interface unit, and a messaging unit into a single system which utilizes a local memory. The PCI bus is an industry standard high performance, low latency system bus. The PCI to PCI bridge provides a connection path between two independent 32-bit PCI buses and provides the ability to overcome PCI electrical loading limits. The addition of the local processor brings intelligence to the PCI bus bridge.

摘要翻译： 将高性能处理器集成到PCI到PCI总线桥上的多功能设备。 本发明整合了高性能处理器，PCI至PCI总线桥，PCI总线处理器地址转换单元，直接存储器（DMA）控制器，存储器控制器，辅助PCI总线仲裁单元，集成电路（I2C）总线接口单元 ，高级可编程中断（APIC）总线接口单元和消息单元组成单个系统，利用本地存储器。 PCI总线是业界标准的高性能，低延迟系统总线。 PCI到PCI桥提供两个独立32位PCI总线之间的连接路径，并提供克服PCI电气负载限制的能力。 添加本地处理器为PCI总线桥接智能。