公开(公告)号：US20070075753A1

公开(公告)日：2007-04-05

申请号：US11240761

申请日：2005-09-30

申请人： Rachael Parker ,  Mark Neidengard ,  Shamsul Abedin

发明人： Rachael Parker ,  Mark Neidengard ,  Shamsul Abedin

IPC分类号： H03B19/00

CPC分类号： G01R29/02

摘要： A duty cycle measurement circuit and method of operation is described that is particularly well adapted for use in microelectronics devices. In one embodiment, the circuit the includes a clock signal selector to alternately select the high or the low phase of an input clock signal, a sweep circuit to sweep a timing parameter through a range, and a latch to compare the clock signal to the timing parameter and generate a result.

摘要翻译： 描述了一种占空比测量电路和操作方法，其特别适用于微电子器件。 在一个实施例中，电路包括时钟信号选择器，用于交替地选择输入时钟信号的高相位或低相位，扫描电路以扫描定时参数通过一个范围，以及锁存器，以将时钟信号与定时 参数并生成结果。

公开(公告)号：US20050195000A1

公开(公告)日：2005-09-08

申请号：US10794497

申请日：2004-03-05

申请人： Rachael Parker ,  Mark Neidengard ,  Patrick Ott ,  Gregory Taylor

发明人： Rachael Parker ,  Mark Neidengard ,  Patrick Ott ,  Gregory Taylor

IPC分类号： H03L7/00

CPC分类号： H03K17/223

摘要： Embodiments of the present invention include a circuit, a method, and a system for power-on detect circuitry for use with multiple voltage domains.

摘要翻译： 本发明的实施例包括用于与多个电压域一起使用的上电检测电路的电路，方法和系统。

公开(公告)号：US20060001495A1

公开(公告)日：2006-01-05

申请号：US10880693

申请日：2004-06-30

申请人： Mark Neidengard

发明人： Mark Neidengard

IPC分类号： H03K3/03

CPC分类号： H04L7/0008 ,  G06F7/68 ,  H03K5/135

摘要： An oscillator includes a first circuit that asynchronously generates an oscillating signal in response to a second circuit of the oscillator acknowledging each cycle of the oscillating signal.

摘要翻译： 振荡器包括第一电路，其响应于确认振荡信号的每个周期的振荡器的第二电路异步产生振荡信号。

公开(公告)号：US09190991B2

公开(公告)日：2015-11-17

申请号：US13993137

申请日：2011-12-15

申请人： Mark Neidengard ,  Vaughn Grossnickle ,  Nasser Kurd ,  Jeffrey Krieger

发明人： Mark Neidengard ,  Vaughn Grossnickle ,  Nasser Kurd ,  Jeffrey Krieger

IPC分类号： H03K3/017 ,  H03K5/04 ,  G06F1/04

CPC分类号： H03K5/04 ,  G06F1/04

摘要： Described herein are apparatus, method, and system for re-synthesizing a clock signal. The apparatus comprises: a first logic unit to detect a rising edge of an input clock signal and for generating a rising edge of an output clock signal based on the detected rising edge of the input clock signal, the input clock signal having a non-50% duty cycle and a first period; and a second logic unit to compute a falling edge of the output clock signal according to the detected rising edge of the input clock signal, the falling edge of the output clock signal being near half of the first period.

摘要翻译： 这里描述了用于重新合成时钟信号的装置，方法和系统。 该装置包括：第一逻辑单元，用于检测输入时钟信号的上升沿，并且用于基于检测到的输入时钟信号的上升沿产生输出时钟信号的上升沿，所述输入时钟信号具有非50 占空比的百分之一和第一期; 以及第二逻辑单元，用于根据检测到的输入时钟信号的上升沿计算输出时钟信号的下降沿，输出时钟信号的下降沿接近第一周期的一半。