公开(公告)号：US06466988B1

公开(公告)日：2002-10-15

申请号：US09473276

申请日：1999-12-28

申请人： Naonobu Sukegawa ,  Kouki Uwano ,  Shigeko Hashimoto ,  Masakazu Fukagawa ,  Eiki Kamada

发明人： Naonobu Sukegawa ,  Kouki Uwano ,  Shigeko Hashimoto ,  Masakazu Fukagawa ,  Eiki Kamada

IPC分类号： G06F1300

CPC分类号： G06F12/0815 ,  G06F12/0822

摘要： A shared main memory type multiprocessor is arranged to have a switch connection type. The multiprocessor prepares an instruction for outputting a synchronization transaction. When each CPU executes this instruction, after all the transactions of the preceding instructions are output, the synchronization transaction is output to the main memory and the coherence controller. By the synchronization transaction, the main memory serializes the memory accesses and the coherence controller guarantees the completion of the cache coherence control. This makes it possible to serialize the memory accesses and guarantee the completion of the cache coherence control at the same time.

摘要翻译： 共享的主存储器型多处理器被布置成具有开关连接类型。 多处理器准备用于输出同步事务的指令。 当每个CPU执行该指令时，在输出上述指令的所有事务之后，将同步事务输出到主存储器和相干控制器。 通过同步事务，主存储器将存储器访问序列化，并且相干控制器保证高速缓存一致性控制的完成。 这使得可以同时序列化存储器访问并保证高速缓存一致性控制的完成。

公开(公告)号：US5978830A

公开(公告)日：1999-11-02

申请号：US28351

申请日：1998-02-24

申请人： Akihiro Nakaya ,  Takashi Nishikado ,  Hiroyuki Kumazaki ,  Naonobu Sukegawa ,  Kei Nakajima ,  Masakazu Fukagawa

发明人： Akihiro Nakaya ,  Takashi Nishikado ,  Hiroyuki Kumazaki ,  Naonobu Sukegawa ,  Kei Nakajima ,  Masakazu Fukagawa

IPC分类号： G06F15/80 ,  G06F9/45 ,  G06F9/48 ,  G06F9/50 ,  G06F9/00

CPC分类号： G06F9/52 ,  G06F8/456 ,  G06F8/457 ,  G06F8/458 ,  G06F9/5027 ,  G06F2209/503

摘要： Multiple parallel-job scheduling method and apparatus are provided which can improve the utilization of all processors in a system when a plurality of parallel jobs are executed concurrently. A plurality of processors constituting a computer system and each having the equal function are logically categorized into serial processors for executing a serial computing part or a parallel computing part of a parallel job and a parallel processor group consisting of multiple processors for executing the parallel computing part of the parallel job in parallel. In order that the parallel processors are shared by a plurality of parallel jobs, a synchronization range indicator is provided which can control by program whether the parallel processors are available in correspondence to the respective serial processors. In response to a request for using the parallel processors from a serial processor for which the parallel processors are so set as to be available by means of the synchronization range indicator, operation can be carried out without invoking an interrupt.

摘要翻译： 提供了多个并行作业调度方法和装置，当同时执行多个并行作业时，可以提高系统中所有处理器的利用率。 构成计算机系统并且具有相同功能的多个处理器被逻辑地分类为用于执行并行作业的串行计算部分或并行计算部分的串行处理器以及由多个处理器组成的并行处理器组，用于执行并行计算部分 的并行作业并行。 为了使并行处理器由多个并行作业共享，提供了同步范围指示符，其可以通过程序来控制并行处理器是否对应于各个串行处理器可用。 响应于来自串行处理器的并行处理器的请求，并行处理器通过同步范围指示器将并行处理器设置为可用，可以在不调用中断的情况下执行操作。

公开(公告)号：US5293602A

公开(公告)日：1994-03-08

申请号：US647513

申请日：1991-01-28

申请人： Masakazu Fukagawa ,  Tadaaki Isobe

发明人： Masakazu Fukagawa ,  Tadaaki Isobe

IPC分类号： G06F15/17 ,  G06F12/02 ,  G06F12/08 ,  G06F15/80 ,  G06F17/16 ,  G06F13/14

CPC分类号： G06F15/8015

摘要： Disclosed is a computer system containing plural processors, a shared storage shared by the plural processors, a buffer storage for storing a copy of a portion of data of the shared storage disposed in each of the plural processors, and a storage controller having a communication buffer storage disposed halfway between the buffer storage and the shared storage for storing a copy of a portion of data of the shared storage as an object for storing only an operand data of a particular instruction. This computer system can implement communication of data of the shared storage between the plural processors by using the communication buffer storage in an efficient way.

摘要翻译： 公开了一种包含多个处理器的计算机系统，由多个处理器共享的共享存储器，用于存储设置在多个处理器中的每一个中的共享存储器的一部分数据的副本的缓冲存储器，以及具有通信缓冲器 存储位于缓冲存储器和共享存储器之间的中间，用于存储共享存储器的数据的一部分的副本作为仅存储特定指令的操作数数据的对象。 该计算机系统可以通过以有效的方式使用通信缓冲存储器来实现多个处理器之间的共享存储器的数据的通信。

公开(公告)号：US5210840A

公开(公告)日：1993-05-11

申请号：US412504

申请日：1989-09-26

申请人： Masakazu Fukagawa ,  Yasuhiko Hatakeyama ,  Toshiyuki Kinoshita ,  Toshiaki Arai

发明人： Masakazu Fukagawa ,  Yasuhiko Hatakeyama ,  Toshiyuki Kinoshita ,  Toshiaki Arai

IPC分类号： G06F12/10 ,  G06F9/355 ,  G06F12/02

CPC分类号： G06F9/342 ,  G06F12/0292

摘要： In a disclosed embodiment of the address space control apparatus, each general-purpose register usable as a base register is associated with another general-purpose register in addition to an access register containing a segment table origin. When a general-purpose register is selected as a base register, the contents of its associated general-purpose register are read out and added to the segment table origin from the associated access register to provide an effective segment table origin. In a modification, the access registers are omitted, and the general-purpose register selected as a base register are used to select an entry in a register or register array containing segment table origins in respective entries. In other embodiments disclosed, general-purpose registers are used in different manners to enhance virtual address space control functions.

摘要翻译： 在公开的地址空间控制装置的实施例中，除了包含段表原点的访问寄存器之外，可用作基址寄存器的每个通用寄存器与另一通用寄存器相关联。 当选择通用寄存器作为基址寄存器时，将相关联的通用寄存器的内容从相关的访问寄存器读出并添加到段表原点，以提供有效的段表原点。 在修改中，省略了访问寄存器，并且将用作基址寄存器的通用寄存器用于在相应条目中包含段表起始的寄存器或寄存器阵列中选择条目。 在所公开的其他实施例中，以不同的方式使用通用寄存器来增强虚拟地址空间控制功能。