公开(公告)号：US4672360A

公开(公告)日：1987-06-09

申请号：US537902

申请日：1983-09-30

申请人： John J. Bradley ,  Brian L. Stoffers ,  Melinda A. Widen

发明人： John J. Bradley ,  Brian L. Stoffers ,  Melinda A. Widen

IPC分类号： G06F5/00 ,  H03M7/08 ,  H03M7/02

CPC分类号： H03M7/08

摘要： A data processing system having a central processing unit (CPU) capable of performing binary and decimal arithmetic software instructions is disclosed. Also disclosed is a method and apparatus for speeding conversion of a number in binary format to decimal format by first stripping leading zeroes before the highest order non-zero bit of the binary number, and only allocating enough memory storage bits to hold the resultant decimal number. A multiplexer is used to apply a partial sum during conversion concurrently to both inputs of an adder for doubling.

摘要翻译： 公开了一种具有能够执行二进制和十进制算术软件指令的中央处理单元（CPU）的数据处理系统。 还公开了一种用于通过首先在二进制数的最高阶非零位之前去除前导零并且仅分配足够的存储器存储位来保存所得到的十进制数来加速将二进制格式的数字转换为十进制格式的方法和装置 。 多路复用器用于在转换期间同时向加法器的两个输入端施加一个部分和，以加倍。

公开(公告)号：US4615016A

公开(公告)日：1986-09-30

申请号：US537910

申请日：1983-09-30

申请人： John J. Bradley ,  Brian L. Stoffers ,  Theodore R. Staplin, Jr. ,  Melinda A. Widen

发明人： John J. Bradley ,  Brian L. Stoffers ,  Theodore R. Staplin, Jr. ,  Melinda A. Widen

IPC分类号： G06F7/491 ,  G06F7/52

CPC分类号： G06F7/4915

摘要： Processor apparatus is described for performing binary and decimal arithmetic operations. In performing decimal multiplication with the processor apparatus, to reduce the amount of processing to be done with the apparatus and thereby speed up the performance of the decimal multiplication, the leading zeroes prefixing the highest order significant digit in both a multiplier and a multiplicand are identified, counted and removed. Decimal multiplication is then performed using the stripped multiplier and multiplicand, and to the resultant partial product a number of zeroes are prefixed equal to the number of zeroes originally stripped from the multiplier and multiplicand. The result is the product of the original multiplier and multiplicand.

摘要翻译： 描述了用于执行二进制和十进制算术运算的处理器装置。 在与处理器装置执行十进制相乘时，为了减少要用设备进行的处理量，从而加速小数乘法的执行，识别在乘法器和被乘数中的最高有效数字前面的前导零被识别 ，计数和删除。 然后使用剥离的乘法器和被乘数器执行十进制乘法，并且对于所得到的部分乘积，零数量被设为等于从乘法器和被乘数最初剥离的零数。 结果是原始乘法器和被乘数的乘积。

公开(公告)号：US4608659A

公开(公告)日：1986-08-26

申请号：US537991

申请日：1983-09-30

申请人： John J. Bradley ,  Theodore R. Staplin, Jr. ,  Ming T. Miu ,  Thomas C. O'Brien ,  George M. O'Har ,  Melinda A. Widen ,  Brian L. Stoffers

发明人： John J. Bradley ,  Theodore R. Staplin, Jr. ,  Ming T. Miu ,  Thomas C. O'Brien ,  George M. O'Har ,  Melinda A. Widen ,  Brian L. Stoffers

IPC分类号： G06F7/48 ,  G06F7/57 ,  G06F11/10

CPC分类号： G06F7/57 ,  G06F7/491 ,  G06F7/49905

摘要： What is disclosed is apparatus making up an arithmetic logic unit and utilizing a programmable read-only memory (PROM) to perform arithmetic functions for an associated processor. The PROM is used as a look-up table for computation results. Operands used to perform a mathematical computation make up an address to the PROM which is used to read out the computation result stored therein. Also stored in the PROM as part of each computation result are information bits indicating if the computation result is a valid answer. These bits are also read out and stored in flip-flops to indicate to the processor if the computation result is valid or invalid.

摘要翻译： 所公开的是组成算术逻辑单元并利用可编程只读存储器（PROM）来执行相关处理器的算术功能的装置。 PROM用作计算结果的查找表。 用于执行数学计算的操作数构成了用于读出存储在其中的计算结果的PROM的地址。 作为每个计算结果的一部分，还存储在PROM中的是指示计算结果是否是有效答案的信息比特。 这些位也被读出并存储在触发器中以向处理器指示计算结果是有效还是无效。

公开(公告)号：US4604695A

公开(公告)日：1986-08-05

申请号：US537928

申请日：1983-09-30

申请人： Melinda A. Widen ,  John J. Bradley ,  George M. O'Har

发明人： Melinda A. Widen ,  John J. Bradley ,  George M. O'Har

IPC分类号： G06F12/04 ,  G06F7/38 ,  G06F7/483 ,  G06F7/493 ,  G06F9/30 ,  G06F9/302 ,  G06F9/38

CPC分类号： G06F9/3001 ,  G06F9/30025 ,  G06F9/3877

摘要： Apparatus is provided for addressing a memory by word and by one of a number of nibbles within a word, with the ability to increment or decrement nibble and word addresses and thereby access adjacent nibbles and words without having to generate new nibble and word addresses. An initial word address is placed in an address counter and an initial nibble address is placed in a nibble control. The two addresses indicate a particular nibble within a particular word. Thereafter, only increment or decrement signals are provided to increment and decrement the nibble address and/or the word address. A nibble counter counts the increment and decrement nibble signals and when the last or first nibble in a word is addressed, an increment or decrement word address signal is respectively generated that changes the word address stored in the address counter.

摘要翻译： 提供了用于通过字和由单词内的多个半字节中的一个来寻址存储器的装置，具有增加或减少半字节和字地址的能力，从而访问相邻的半字节和字，而不必生成新的半字节和字地址。 初始字地址被放置在地址计数器中，并且初始半字节地址被放置在半字节控制中。 两个地址表示特定字中的特定半字节。 此后，仅提供递增或递减信号以增加和减少半字节地址和/或字地址。 半字节计数器对增量和递减半字节信号进行计数，并且当一个字中的最后一个或第一个半字节被寻址时，分别生成增加或减少字地址信号，改变存储在地址计数器中的字地址。