公开(公告)号：US20060190224A1

公开(公告)日：2006-08-24

申请号：US10906553

申请日：2005-02-24

申请人： Robert Allen ,  Peter Chan ,  Evanthia Papadopoulou ,  Sarah Prue ,  Mervyn Tan

发明人： Robert Allen ,  Peter Chan ,  Evanthia Papadopoulou ,  Sarah Prue ,  Mervyn Tan

IPC分类号： G06F17/10 ,  G06F17/50

CPC分类号： G06F17/5081

摘要： Method, system and program product for determining a critical area in a region of an integrated circuit layout using Voronoi diagrams and shape biasing. The method includes the steps of generating a biased Voronoi diagram based on a layout geometry of the region and incorporating a shape bias; and determining the critical area for the region using the biased Voronoi diagram.

摘要翻译： 用于使用Voronoi图和形状偏置来确定集成电路布局的区域中的临界区域的方法，系统和程序产品。 该方法包括以下步骤：基于该区域的布局几何形状并结合形状偏差产生偏置Voronoi图; 并使用偏倚的Voronoi图确定该地区的关键区域。

公开(公告)号：US20070256040A1

公开(公告)日：2007-11-01

申请号：US11538913

申请日：2006-10-05

申请人： Robert Allen ,  Evanthia Papadopoulou ,  Mervyn Tan

发明人： Robert Allen ,  Evanthia Papadopoulou ,  Mervyn Tan

IPC分类号： G06F17/50

CPC分类号： G06F17/5068

摘要： Disclosed is a method that determines critical areas associated with different types of fault mechanisms in an integrated circuit design. The invention does this by constructing individual Voronoi diagrams for critical areas of individual fault mechanisms and a composite Voronoi diagram based on the individual Voronoi diagrams. The invention computes the critical area for composite fault mechanisms of the integrated circuit design based on the composite Voronoi diagram.

摘要翻译： 公开了一种在集成电路设计中确定与不同类型的故障机制相关联的关键区域的方法。 本发明通过为单个故障机制的关键区域构建单独的Voronoi图和基于各个Voronoi图的复合Voronoi图来实现。 本发明基于复合Voronoi图计算了集成电路设计复合故障机理的关键区域。

公开(公告)号：US20060150130A1

公开(公告)日：2006-07-06

申请号：US10709292

申请日：2004-04-27

申请人： Robert Allen ,  Michael Gray ,  Jason Hibbeler ,  Mervyn Tan ,  Robert Walker

发明人： Robert Allen ,  Michael Gray ,  Jason Hibbeler ,  Mervyn Tan ,  Robert Walker

IPC分类号： G06F17/50 ,  G06F9/45

CPC分类号： G06F17/5081

摘要： A method of calculating critical area in an integrated circuit design, said method comprising: inputting an integrated circuit design; associating variables with the positions of edges in said integrated circuit design; and associating cost functions of said variables with spacing between said edges in said integrated circuit design; wherein said cost functions calculate critical area contributions as the positions and length of said edges in said integrated circuit design change, and wherein said critical area contributions comprise a measure of electrical fault characteristics of said spacing between said edges in said integrated circuit design.

摘要翻译： 一种在集成电路设计中计算临界面积的方法，所述方法包括：输入集成电路设计; 将变量与所述集成电路设计中的边缘的位置相关联; 以及将所述变量的成本函数与所述集成电路设计中的所述边缘之间的间隔相关联; 其中当所述集成电路设计中的所述边缘的位置和长度改变时，所述成本函数计算临界面积贡献，并且其中所述临界区域贡献包括所述集成电路设计中所述边缘之间的所述间隔的电气故障特征的量度。

公开(公告)号：US20050240839A1

公开(公告)日：2005-10-27

申请号：US10709293

申请日：2004-04-27

申请人： Robert Allen ,  Evanthia Papadopoulou ,  Mervyn Tan

发明人： Robert Allen ,  Evanthia Papadopoulou ,  Mervyn Tan

IPC分类号： G01R31/28 ,  G06F17/50 ,  G11C29/00

CPC分类号： G06F17/5068

摘要： Disclosed is a method that determines critical areas associated with different types of fault mechanisms in an integrated circuit design. The invention does this by constructing individual Voronoi diagrams for critical areas of individual fault mechanisms and a composite Voronoi diagram based on the individual Voronoi diagrams. The invention computes the critical area for composite fault mechanisms of the integrated circuit design based on the composite Voronoi diagram.

摘要翻译： 公开了一种在集成电路设计中确定与不同类型的故障机制相关联的关键区域的方法。 本发明通过为单个故障机制的关键区域构建单独的Voronoi图和基于各个Voronoi图的复合Voronoi图来实现。 本发明基于复合Voronoi图计算了集成电路设计复合故障机理的关键区域。

公开(公告)号：US20060190223A1

公开(公告)日：2006-08-24

申请号：US10906549

申请日：2005-02-24

申请人： Robert Allen ,  Mervyn Tan

发明人： Robert Allen ,  Mervyn Tan

IPC分类号： G06F17/10 ,  G06F17/50

CPC分类号： G06F17/504

摘要： Methods, systems and program products for determining a probability of fault (POF) function using critical defect size maps. Methods for an exact or a sample POF function are provided. Critical area determinations can also be supplied based on the exact or sample POF functions. The invention provides a less computationally complex and storage-intensive methodology.

摘要翻译： 使用关键缺陷尺寸图确定故障概率（POF）功能的方法，系统和程序产品。 提供精确或样本POF功能的方法。 也可以根据POF功能的准确或取样来提供关键区域测定。 本发明提供了较少的计算复杂性和存储密集型方法。

公开(公告)号：US20060190222A1

公开(公告)日：2006-08-24

申请号：US10906548

申请日：2005-02-24

申请人： Robert Allen ,  Mervyn Tan

发明人： Robert Allen ,  Mervyn Tan

IPC分类号： G06F17/10 ,  G06F17/50

CPC分类号： G06F17/5022

摘要： Methods, systems and program products for determining a probability of fault (POF) function using critical defect size maps. Methods for an exact or a sample POF function are provided. Critical area determinations can also be supplied based on the exact or sample POF functions. The invention provides a less computationally complex and storage-intensive methodology.

摘要翻译： 使用关键缺陷尺寸图确定故障概率（POF）功能的方法，系统和程序产品。 提供精确或样本POF功能的方法。 也可以根据POF功能的准确或取样来提供关键区域测定。 本发明提供了较少的计算复杂性和存储密集型方法。