公开(公告)号：US5984510A

公开(公告)日：1999-11-16

申请号：US740720

申请日：1996-11-01

申请人： Mohan Guruswamy ,  Daniel Wesley Dulitz ,  Robert L. Maziasz ,  Srilata Raman ,  Venkata K. R. Chiluvuri ,  Andrea Berens

发明人： Mohan Guruswamy ,  Daniel Wesley Dulitz ,  Robert L. Maziasz ,  Srilata Raman ,  Venkata K. R. Chiluvuri ,  Andrea Berens

IPC分类号： G06F17/50

CPC分类号： G06F17/5068

摘要： A method for automatically synthesizing standard cell layouts(170) given a circuit netlist, a template describing the layout style and a set of process design rules (136) starts by numerating an ordered sequence of physical netlists from the logical netlist(138). Next, a netlist is selected from the ordered sequence of physical netlists (140). Components are placed according to the selected physical netlist (144). The components are routed to implement interconnections specified by the netlist (154). The components are compacted (156). A next netlist is selected from the ordered sequence of physical netlists. The steps of placing, routing and compacting the components are repeated. The layout with the smallest width is selected(166). Finally, ies, contacts and vias are added and notches filled (170) to improve yield and performance of the circuit.

摘要翻译： 给定电路网表的自动合成标准单元布局（170），描述布局样式的模板和一组过程设计规则（136）的方法通过从逻辑网表（138）计算物理网表的有序序列开始。 接下来，从有序序列的物理网表（140）中选择网表。 组件根据所选择的物理网络表放置（144）。 组件被路由以实现由网表指定的互连（154）。 部件被压实（156）。 从有序的物理网表列表中选择一个下一个网表。 重复放置，布线和压实组件的步骤。 选择宽度最小的布局（166）。 最后，添加，接触和通孔并填充凹口（170）以提高电路的产量和性能。

公开(公告)号：US5901065A

公开(公告)日：1999-05-04

申请号：US597768

申请日：1996-02-07

申请人： Mohan Guruswamy ,  Daniel W. Dulitz ,  Robert Maziasz

发明人： Mohan Guruswamy ,  Daniel W. Dulitz ,  Robert Maziasz

IPC分类号： G06F17/50 ,  G06Q10/04 ,  H01L27/02 ,  H01L27/092 ,  G06F17/00

CPC分类号： G06F17/5068 ,  G06Q10/043 ,  H01L27/0203 ,  H01L27/0921

摘要： Methods (100, 200, 250) and data processing system (300) for automatically placing ties (136, 138, 146, 148) and connection elements within an integrated circuit (120). Integrated circuit dimensions (102), element locations and element dimensions (104), and tie placement rules (106) are received for a particular integrated circuit (120). The quantities are then processed to place ties within the integrated circuit (108). Tie placement rules include tie spacings (164, 166), well edge spacings (162), and diffusion spacings (168) to prevent SCR latch up and gate threshold voltage drift. Tie placement methods (100, 200) automatically place ties within the integrated circuit (120) to comply with tie spacing rules and also consider estimated compactions so that tie numbers are minimized. Associated data processing system (300) and computer readable medium operate in conjunction with the methods of the present invention. A method of making an integrated circuit (350) optimally places ties and connection elements within an integrated circuit design.

摘要翻译： 用于在集成电路（120）内自动放置连接（136,138,146,148）和连接元件的方法（100,200,250）和数据处理系统（300）。 针对特定集成电路（120）接收集成电路尺寸（102），元件位置和元件尺寸（104）以及连接放置规则（106）。 然后处理这些量以将联系放置在集成电路（108）内。 领带布置规则包括连接间距（164,166），边缘间距（162）和扩散间隔（168），以防止SCR闩锁和门限阈值电压漂移。 绑带放置方法（100,200）自动地将联系放在集成电路（120）内以符合连接间隔规则，并且考虑估计的压缩，使得系数最小化。 相关数据处理系统（300）和计算机可读介质结合本发明的方法进行操作。 制造集成电路（350）的方法最佳地将联结和连接元件放置在集成电路设计中。

公开(公告)号：US5666288A

公开(公告)日：1997-09-09

申请号：US426211

申请日：1995-04-21

申请人： Larry G. Jones ,  David T. Blaauw ,  Robert L. Maziasz ,  Mohan Guruswamy

发明人： Larry G. Jones ,  David T. Blaauw ,  Robert L. Maziasz ,  Mohan Guruswamy

IPC分类号： G06F17/50

CPC分类号： G06F17/5068 ,  G06F17/505

摘要： A method and apparatus for designing and manufacturing integrated circuits (ICs) involves providing an initial library of IC cells (106) and a behavioral circuit model (100) in order to create a gate schematic netlist (102). The gate schematic netlist (102) is optimized by changing individual transistor sizes, power rail sizes, cell pitch, and the like in a step (103). Once the optimization has occurred, the initial library can no longer be used to place and route the IC. Therefore, a hybrid logic cell library is created from the gate schematic netlist (102) via a step (105). This hybrid library and the above optimizations provides a placed and routed IC via a step (126) in a short design cycle while optimizing performance of the IC.

摘要翻译： 用于设计和制造集成电路（IC）的方法和装置涉及提供IC单元（106）的初始库和行为电路模型（100），以便创建门逻辑网络表（102）。 通过在步骤（103）中改变单个晶体管尺寸，电源轨尺寸，电池间距等来优化门逻辑示意图网表（102）。 一旦发生优化，初始库将不能再用于放置和路由IC。 因此，经由步骤（105）从门逻辑示意图网表（102）创建混合逻辑单元库。 该混合库和上述优化通过步骤（126）在短的设计周期中提供放置和布线的IC，同时优化IC的性能。