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    Hybrid data and clock recharging techniques in domino logic circuits minimizes charge sharing during evaluation
    2.
    发明授权
    Hybrid data and clock recharging techniques in domino logic circuits minimizes charge sharing during evaluation 有权
    多米诺逻辑电路中的混合数据和时钟充电技术可以最大程度地降低评估过程中的电荷共享

    公开(公告)号：US06344759B1

    公开(公告)日：2002-02-05

    申请号：US09420160

    申请日：1999-10-18

    申请人： Pranjal Srivastava ,  Patrick W. Bosshart ,  Uming Ko

    发明人： Pranjal Srivastava ,  Patrick W. Bosshart ,  Uming Ko

    IPC分类号： H03K19096

    CPC分类号： H03K19/0963

    摘要： A domino logic circuit includes a precharge device precharging a precharge node during a precharge phase and a logic block receiving plural input signals to conditionally discharge the precharge node. In this improvement a second precharge device precharges an intermediate node when a particular input signal controls its corresponding logic device to be nonconducting. The intermediate node precharged by this second precharge device may be any intermediate node including the last in a serial chain from the precharge node. This second precharge device may be used with a third precharge device according to the prior art which precharges the intermediate node during the precharge phase. This domino logic circuit may be used with another precharge device controlled by a second input signal different from the first input signal. This additional precharge device may be used to precharge the same intermediate node or another intermediate node. If the input signal controlling the second precharge device is unconstrained, then the circuit preferably includes a clock controlled precharge device to precharge the intermediate node during the precharge phase and a discharge control device disposed between said logic block and ground preventing discharge during the precharge phase. Alternatively, the input signal may be clocked and guaranteed low during the precharge phase. In this case, the clocked precharge of the intermediate node and the discharge control device are optional.

    摘要翻译： 多米诺骨牌逻辑电路包括在预充电阶段期间预充电预充电节点的预充电装置和接收多个输入信号以有条件地放电预充电节点的逻辑块。 在这种改进中，当特定输入信号控制其对应的逻辑器件为不导通时，第二预充电装置对中间节点进行预充电。 由该第二预充电装置预充电的中间节点可以是包括来自预充电节点的串行链中的最后一个的任何中间节点。 该第二预充电装置可以与根据现有技术的第三预充电装置一起使用，其在预充电阶段期间对中间节点进行预充电。 该多米诺骨牌逻辑电路可以与由与第一输入信号不同的第二输入信号控制的另一预充电装置使用。 该附加预充电装置可用于对同一中间节点或另一中间节点进行预充电。 如果控制第二预充电装置的输入信号是不受约束的，则该电路优选地包括时钟控制的预充电装置，用于在预充电阶段期间对中间节点进行预充电，以及设置在所述逻辑块和地之间的放电控制装置，以防止在预充电阶段期间的放电。 或者，输入信号可以在预充电阶段被计时并保证为低电平。 在这种情况下，中间节点和放电控制装置的计时预充电是可选的。

    High speed static latch
    3.
    发明授权
    High speed static latch 有权
    高速静态锁定

    公开(公告)号：US06348824B1

    公开(公告)日：2002-02-19

    申请号：US09627973

    申请日：2000-07-28

    申请人： Bob Grondalski ,  Pranjal Srivastava ,  James Vinh

    发明人： Bob Grondalski ,  Pranjal Srivastava ,  James Vinh

    IPC分类号： H03K3037

    CPC分类号： H03K3/037 ,  H03K3/012

    摘要： A static latch includes two individual data paths. A first data path is used for passing the data on an output driver for driving a voltage level at the output from the latch toward a logic high or logic low voltage level depending upon the data. A second data path is used for storing the data in a feedback sturcutre so the latch can continue to drive the voltage level at the output node until the next data is loaded into the latch.

    摘要翻译： 静态锁存器包括两个单独的数据路径。 第一数据路径用于将数据传送到输出驱动器，用于根据数据将锁存器输出端的电压电平驱动到逻辑高电平或逻辑低电压电平。 第二数据路径用于将数据存储在反馈sturcutre中，因此锁存器可以继续驱动输出节点处的电压电平，直到下一个数据被加载到锁存器中。

    System and method for providing a fast and power efficient jam latch
    5.
    发明申请
    System and method for providing a fast and power efficient jam latch 有权
    用于提供快速和功率效率的卡锁的系统和方法

    公开(公告)号：US20050093603A1

    公开(公告)日：2005-05-05

    申请号：US10698892

    申请日：2003-10-31

    申请人： Honkai Tam ,  Pranjal Srivastava

    发明人： Honkai Tam ,  Pranjal Srivastava

    IPC分类号： H03K3/012 ,  H03K3/037

    CPC分类号： H03K3/037 ,  H03K3/012

    摘要： A system and method of resetting a jam latch circuit includes an activation device. The activation device having respective inputs coupled to each one of several data lines. A first reset device is also included and has a first control input coupled to an output of the activation device. The first reset device having a reset voltage source coupled to an input of the first reset device. A second reset device is also included and has a second control input coupled a control signal. The second reset device being coupled in series with the first reset device. A storage cell is coupled to an output of the second reset device.

    摘要翻译： 复位卡锁电路的系统和方法包括启动装置。 所述激活装置具有耦合到多个数据线中的每一个的相应输入。 还包括第一复位装置，并且具有耦合到激活装置的输出的第一控制输入。 第一复位装置具有耦合到第一复位装置的输入的复位电压源。 还包括第二复位装置，并具有耦合控制信号的第二控制输入。 第二复位装置与第一复位装置串联耦合。 存储单元耦合到第二复位装置的输出端。

    System and method for providing a fast and power efficient jam latch
    6.
    发明授权
    System and method for providing a fast and power efficient jam latch 有权
    用于提供快速和功率效率的卡锁的系统和方法

    公开(公告)号：US07042262B2

    公开(公告)日：2006-05-09

    申请号：US10698892

    申请日：2003-10-31

    申请人： Honkai Tam ,  Pranjal Srivastava

    发明人： Honkai Tam ,  Pranjal Srivastava

    IPC分类号： H03K3/037

    CPC分类号： H03K3/037 ,  H03K3/012

    摘要： A system and method of resetting a jam latch circuit includes an activation device. The activation device having respective inputs coupled to each one of several data lines. A first reset device is also included and has a first control input coupled to an output of the activation device. The first reset device having a reset voltage source coupled to an input of the first reset device. A second reset device is also included and has a second control input coupled a control signal. The second reset device being coupled in series with the first reset device. A storage cell is coupled to an output of the second reset device.

    摘要翻译： 复位卡锁电路的系统和方法包括启动装置。 所述激活装置具有耦合到多个数据线中的每一个的相应输入。 还包括第一复位装置，并且具有耦合到激活装置的输出的第一控制输入。 第一复位装置具有耦合到第一复位装置的输入的复位电压源。 还包括第二复位装置，并具有耦合控制信号的第二控制输入。 第二复位装置与第一复位装置串联耦合。 存储单元耦合到第二复位装置的输出端。