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    Process and apparatus for abstracting IC design files
    2.
    发明申请
    Process and apparatus for abstracting IC design files 失效
    用于抽象IC设计文件的过程和设备

    公开(公告)号：US20050022155A1

    公开(公告)日：2005-01-27

    申请号：US10724851

    申请日：2003-12-01

    申请人： Robert Broberg ,  John Reddersen ,  Judy Gehman

    发明人： Robert Broberg ,  John Reddersen ,  Judy Gehman

    IPC分类号： G06F9/44 ,  G06F17/50

    CPC分类号： G06F17/50 ,  G06F2217/66

    摘要： File paths for a plurality of IC design files in a hardware description language are abstracted by parsing description files, or a directory of description file names, to identify file paths to each of the plurality of design files in a first environment. An index is generated correlating each design file and its respective file path. In use, a file path in a second environment of an application is defined for each design file, and the index is applied to the file paths in the second environment to define full file paths for each design file through the first and second environments. The design files are then applied to the application using the full file paths.

    摘要翻译： 硬件描述语言中的多个IC设计文件的文件路径是通过解析描述文件或描述文件名的目录来标识在第一环境中的多个设计文件中的每一个的文件路径的文件路径。 生成索引，使每个设计文件及其相应的文件路径相关联。 在使用中，为每个设计文件定义应用程序的第二环境中的文件路径，并且将索引应用于第二环境中的文件路径，以通过第一和第二环境定义每个设计文件的完整文件路径。 然后使用完整的文件路径将设计文件应用于应用程序。

    Virtual data representation through selective bidirectional translation
    3.
    发明申请
    Virtual data representation through selective bidirectional translation 失效
    虚拟数据表示通过选择性双向翻译

    公开(公告)号：US20060112376A1

    公开(公告)日：2006-05-25

    申请号：US10995777

    申请日：2004-11-23

    申请人： Robert Broberg ,  George Nation

    发明人： Robert Broberg ,  George Nation

    IPC分类号： G06F9/45 ,  G06F17/50

    CPC分类号： G06F17/50 ,  G06F8/20

    摘要： A computer-aided circuit design application has a virtual node feature and a design tool. The virtual node feature is adapted to access design specification information in a first data format and to represent the accessed design specification information as a virtual data node object within a list of node objects in a second data format. The design tool is operable on the list of node objects and the virtual data node object.

    摘要翻译： 计算机辅助电路设计应用具有虚拟节点特征和设计工具。 虚拟节点特征适于以第一数据格式访问设计规范信息，并将所访问的设计规范信息表示为第二数据格式的节点对象列表内的虚拟数据节点对象。 设计工具可以在节点对象列表和虚拟数据节点对象上进行操作。

    Suite of tools to design integrated circuits
    4.
    发明申请
    Suite of tools to design integrated circuits 失效
    套件设计集成电路的工具

    公开(公告)号：US20050240892A1

    公开(公告)日：2005-10-27

    申请号：US11156319

    申请日：2005-06-18

    申请人： Robert Broberg ,  Jonathan Byrn ,  Gary Delp ,  Michael Eneboe ,  Gary McClannahan ,  George Nation ,  Paul Reuland ,  Thomas Sandoval ,  Matthew Wingren

    发明人： Robert Broberg ,  Jonathan Byrn ,  Gary Delp ,  Michael Eneboe ,  Gary McClannahan ,  George Nation ,  Paul Reuland ,  Thomas Sandoval ,  Matthew Wingren

    IPC分类号： G06F9/455 ,  G06F17/50

    CPC分类号： G06F17/505

    摘要： A set of tools is provided herein that produces useful, proven, and correct integrated semiconductor chips. Having as input either a customer's requirements for a chip, or a design specification for a partially manufactured semiconductor chip, the tools generate the RTL for control plane interconnect; memory composition, test, and manufacture; embedded logic analysis, trace interconnection, and utilization of spare resources on the chip; I/O qualification, JTAG, boundary scan, and SSO analysis; testable clock generation, control, and distribution; interconnection of all of the shared logic in a testable manner from a transistor fabric and/or configurable blocks in the slice. The input customer requirements are first conditioned by RTL analysis tools to quickly implement its logic. The slice definition and the RTL shell provides the correct logic for a set of logic interfaces for the design specification to connect. The tools share a common database so that logical interactions do not require multiple entries. The designs are qualified, tested, and verified by other tools. The tools further optimize the placement and timing of the blocks on the chip with respect to each other and with respect to placement on a board. The suite may be run as batch processes or can be driven interactively through a common graphical user interface. The tools also have an iterative mode and a global mode. In the iterative mode, one or more of the selected tools can generate the blocks or modify a design incrementally and then look at the consequences of the addition, or change. In the global mode, the semiconductor product is designed all at once in a batch process as above and then optimized altogether. This suite of generation tools generates design views including a qualified netlist for a foundry to manufacture.

    摘要翻译： 本文提供了一组工具，其产生有用的，经过验证的和正确的集成半导体芯片。 输入客户对芯片的要求或部分制造的半导体芯片的设计规范，这些工具产生用于控制平面互连的RTL; 记忆组成，测试和制造; 嵌入式逻辑分析，跟踪互连和芯片上备用资源的利用; I / O资格，JTAG，边界扫描和SSO分析; 可测时钟生成，控制和分配; 以可测试的方式从晶体管结构和/或片中的可配置块互连所有共享逻辑。 输入客户要求首先由RTL分析工具进行调节，以快速实现其逻辑。 切片定义和RTL外壳为设计规范要连接的一组逻辑接口提供正确的逻辑。 这些工具共享一个公共数据库，以便逻辑交互不需要多个条目。 这些设计经过其他工具的合格，测试和验证。 这些工具进一步优化了芯片上的块相对于彼此以及关于板上的放置的布局和定时。 该套件可以作为批处理进行运行，也可以通过通用图形用户界面进行交互式驱动。 这些工具也具有迭代模式和全局模式。 在迭代模式中，一个或多个所选择的工具可以生成块或逐渐修改设计，然后查看添加或更改的后果。 在全球模式下，半导体产品在上述批量处理中一次性设计，然后完全优化。 这套生成工具生成设计视图，包括用于制造铸造的合格网表。

    Extending SONET/SDH automatic protection switching
    5.
    发明授权
    Extending SONET/SDH automatic protection switching 有权
    扩展SONET / SDH自动保护切换

    公开(公告)号：US07570583B2

    公开(公告)日：2009-08-04

    申请号：US11059484

    申请日：2005-02-15

    申请人： Robert Broberg ,  David A. Getchell

    发明人： Robert Broberg ,  David A. Getchell

    IPC分类号： H04L12/26

    CPC分类号： H04J3/14 ,  H04J2203/006 ,  H04L1/22

    摘要： The invention provides a method and system for coupling a SONET/SDH network to a routing network that does not have a single point of failure. Multiple routers are coupled between the SONET/SDH network and the routing network, one for each data path; for example, a first router for the working data path and a second router for the protection data path. The routers intercommunicate to force APS to switch data paths bidirectionally, so as to allow only a single router for each data path.

    摘要翻译： 本发明提供了一种用于将SONET / SDH网络耦合到不具有单点故障的路由网络的方法和系统。 多个路由器耦合在SONET / SDH网络和路由网络之间，每个数据路径一个; 例如，用于工作数据路径的第一路由器和用于保护数据路径的第二路由器。 路由器互通以强制APS双向切换数据路径，以便每个数据路径只允许一个路由器。

    Extending SONET/SDH automatic protection switching
    7.
    发明申请
    Extending SONET/SDH automatic protection switching 有权
    扩展SONET / SDH自动保护切换

    公开(公告)号：US20050141415A1

    公开(公告)日：2005-06-30

    申请号：US11059484

    申请日：2005-02-15

    申请人： Robert Broberg ,  David Getchell

    发明人： Robert Broberg ,  David Getchell

    IPC分类号： H04J3/14 ,  H04L1/00 ,  H04L1/22 ,  H04Q11/04

    CPC分类号： H04J3/14 ,  H04J2203/006 ,  H04L1/22

    摘要： The invention provides a method and system for coupling a SONET/SDH network to a routing network that does not have a single point of failure. Multiple routers are coupled between the SONET/SDH network and the routing network, one for each data path; for example, a first router for the working data path and a second router for the protection data path. The routers intercommunicate to force APS to switch data paths bidirectionally, so as to allow only a single router for each data path.

    摘要翻译： 本发明提供了一种用于将SONET / SDH网络耦合到不具有单点故障的路由网络的方法和系统。 多个路由器耦合在SONET / SDH网络和路由网络之间，每个数据路径一个; 例如，用于工作数据路径的第一路由器和用于保护数据路径的第二路由器。 路由器互通以强制APS双向切换数据路径，以便每个数据路径只允许一个路由器。