公开(公告)号：US20140003550A1

公开(公告)日：2014-01-02

申请号：US13536567

申请日：2012-06-28

申请人： Satish Krishnamoorthy ,  Harishankar Sridharan ,  Ritesh B. Trivedi ,  Senthilkumar Ganapathy

发明人： Satish Krishnamoorthy ,  Harishankar Sridharan ,  Ritesh B. Trivedi ,  Senthilkumar Ganapathy

IPC分类号： H04L27/00

CPC分类号： H04L27/00 ,  G11C7/04 ,  G11C7/22 ,  H03K5/133 ,  H03K5/1565 ,  H04L25/03343

摘要： Disclosed embodiments may include a circuit having a clock-to-output (TCO) compensation circuit coupled to a RAM pull-up transmitter and a RAM pull-down transmitter. The TCO compensation circuit may be configured to compare a first output with a second output and to generate a delay code, based on the comparison, for at least one other RAM transmitter on the die to adjust a duty cycle of a third output associated with the at least one other RAM transmitter. Other embodiments may be disclosed.

摘要翻译： 公开的实施例可以包括具有耦合到RAM上拉发送器和RAM下拉发送器的时钟到输出（TCO）补偿电路的电路。 TCO补偿电路可以被配置为将第一输出与第二输出进行比较，并且基于比较来生成针对芯片上的至少一个其他RAM发送器的延迟码，以调整与第二输出相关联的第三输出的占空比 至少一个其他RAM发送器。 可以公开其他实施例。

公开(公告)号：US09049057B2

公开(公告)日：2015-06-02

申请号：US13536567

申请日：2012-06-28

申请人： Satish Krishnamoorthy ,  Harishankar Sridharan ,  Ritesh B. Trivedi ,  Senthilkumar Ganapathy

发明人： Satish Krishnamoorthy ,  Harishankar Sridharan ,  Ritesh B. Trivedi ,  Senthilkumar Ganapathy

IPC分类号： G11C7/00 ,  H04L27/00 ,  H04L25/03 ,  G11C7/22

CPC分类号： H04L27/00 ,  G11C7/04 ,  G11C7/22 ,  H03K5/133 ,  H03K5/1565 ,  H04L25/03343

摘要： Disclosed embodiments may include a circuit having a clock-to-output (TCO) compensation circuit coupled to a RAM pull-up transmitter and a RAM pull-down transmitter. The TCO compensation circuit may be configured to compare a first output with a second output and to generate a delay code, based on the comparison, for at least one other RAM transmitter on the die to adjust a duty cycle of a third output associated with the at least one other RAM transmitter. Other embodiments may be disclosed.

摘要翻译： 公开的实施例可以包括具有耦合到RAM上拉发送器和RAM下拉发送器的时钟到输出（TCO）补偿电路的电路。 TCO补偿电路可以被配置为将第一输出与第二输出进行比较，并且基于比较来生成针对芯片上的至少一个其他RAM发送器的延迟码，以调整与第二输出相关联的第三输出的占空比 至少一个其他RAM发送器。 可以公开其他实施例。