公开(公告)号：US20150032941A1

公开(公告)日：2015-01-29

申请号：US14128669

申请日：2013-07-25

申请人： Eng Hun Ooi ,  Robert J. Royer, JR. ,  Michael W. Williams ,  Jeffrey R. Wilcox ,  Ritesh B. Trivedi ,  Blaise Fanning

发明人： Eng Hun Ooi ,  Robert J. Royer, JR. ,  Michael W. Williams ,  Jeffrey R. Wilcox ,  Ritesh B. Trivedi ,  Blaise Fanning

IPC分类号： G06F12/02

CPC分类号： G06F12/0246 ,  G06F3/0679 ,  G06F12/02 ,  G06F13/12 ,  G06F13/16 ,  G06F13/1668 ,  G06F13/38 ,  G06F13/4234 ,  G06F2212/7202

摘要： In an embodiment, a memory interface may send an indication that a request is being sent. The indication may be sent to a non-volatile memory via a point-to-point bus between a memory interface and the non-volatile memory. The memory interface may send the request to the non-volatile memory via the bus. The request may include an address that may be used to identify a location for storing or reading data. The non-volatile memory may acquire the request from the bus and process the request. After processing the request, the non-volatile memory may send an indication to the memory interface that indicates the non-volatile memory has a response to send to the memory interface. The memory interface may grant access to the bus to the non-volatile memory. After being granted access to the bus, the non-volatile memory may send the response to the memory interface.

摘要翻译： 在一个实施例中，存储器接口可以发送请求被发送的指示。 该指示可以经由存储器接口和非易失性存储器之间的点对点总线发送到非易失性存储器。 存储器接口可以经由总线将请求发送到非易失性存储器。 请求可以包括可用于标识用于存储或读取数据的位置的地址。 非易失性存储器可以从总线获取请求并处理请求。 在处理请求之后，非易失性存储器可以向存储器接口发送指示非易失性存储器具有发送到存储器接口的响应的指示。 存储器接口可以向总线授予对非易失性存储器的访问。 在被允许访问总线之后，非易失性存储器可以将响应发送到存储器接口。

公开(公告)号：US20150002408A1

公开(公告)日：2015-01-01

申请号：US13931604

申请日：2013-06-28

申请人： CHRISTOPHER P. MOZAK ,  RITESH B. TRIVEDI ,  JAMES A. MCCALL ,  AARON MARTIN

发明人： CHRISTOPHER P. MOZAK ,  RITESH B. TRIVEDI ,  JAMES A. MCCALL ,  AARON MARTIN

IPC分类号： G11C5/14 ,  G05F5/00 ,  G06F3/041 ,  H02M3/158

CPC分类号： H02M3/158 ,  G11C7/1057 ,  G11C29/022 ,  G11C29/025 ,  G11C29/028 ,  G11C2207/105 ,  H04L25/0276 ,  H04L25/029

摘要： A transmission line interface circuit includes a voltage regulator to control a voltage swing of the transmission line interface circuit for signal transmission. The transmission line interface circuit includes complementary driver elements, including a p-type driver element to pull up the transmission line in response to a logic high, and an n-type driver element to pull down the transmission line in response to a logic low. The voltage regulator is coupled between one of the driver elements and a respective voltage reference to reduce a voltage swing of the transmission line interface circuit.

摘要翻译： 传输线接口电路包括用于控制用于信号传输的传输线接口电路的电压摆幅的电压调节器。 传输线接口电路包括互补驱动器元件，包括响应于逻辑高来上拉传输线的p型驱动器元件，以及响应于逻辑低来拉低传输线的n型驱动器元件。 电压调节器耦合在驱动器元件之一和相应的电压基准之间，以减小传输线接口电路的电压摆幅。

公开(公告)号：US20140003550A1

公开(公告)日：2014-01-02

申请号：US13536567

申请日：2012-06-28

申请人： Satish Krishnamoorthy ,  Harishankar Sridharan ,  Ritesh B. Trivedi ,  Senthilkumar Ganapathy

发明人： Satish Krishnamoorthy ,  Harishankar Sridharan ,  Ritesh B. Trivedi ,  Senthilkumar Ganapathy

IPC分类号： H04L27/00

CPC分类号： H04L27/00 ,  G11C7/04 ,  G11C7/22 ,  H03K5/133 ,  H03K5/1565 ,  H04L25/03343

摘要： Disclosed embodiments may include a circuit having a clock-to-output (TCO) compensation circuit coupled to a RAM pull-up transmitter and a RAM pull-down transmitter. The TCO compensation circuit may be configured to compare a first output with a second output and to generate a delay code, based on the comparison, for at least one other RAM transmitter on the die to adjust a duty cycle of a third output associated with the at least one other RAM transmitter. Other embodiments may be disclosed.

摘要翻译： 公开的实施例可以包括具有耦合到RAM上拉发送器和RAM下拉发送器的时钟到输出（TCO）补偿电路的电路。 TCO补偿电路可以被配置为将第一输出与第二输出进行比较，并且基于比较来生成针对芯片上的至少一个其他RAM发送器的延迟码，以调整与第二输出相关联的第三输出的占空比 至少一个其他RAM发送器。 可以公开其他实施例。

公开(公告)号：US09049057B2

公开(公告)日：2015-06-02

申请号：US13536567

申请日：2012-06-28

申请人： Satish Krishnamoorthy ,  Harishankar Sridharan ,  Ritesh B. Trivedi ,  Senthilkumar Ganapathy

发明人： Satish Krishnamoorthy ,  Harishankar Sridharan ,  Ritesh B. Trivedi ,  Senthilkumar Ganapathy

IPC分类号： G11C7/00 ,  H04L27/00 ,  H04L25/03 ,  G11C7/22

CPC分类号： H04L27/00 ,  G11C7/04 ,  G11C7/22 ,  H03K5/133 ,  H03K5/1565 ,  H04L25/03343

摘要： Disclosed embodiments may include a circuit having a clock-to-output (TCO) compensation circuit coupled to a RAM pull-up transmitter and a RAM pull-down transmitter. The TCO compensation circuit may be configured to compare a first output with a second output and to generate a delay code, based on the comparison, for at least one other RAM transmitter on the die to adjust a duty cycle of a third output associated with the at least one other RAM transmitter. Other embodiments may be disclosed.

摘要翻译： 公开的实施例可以包括具有耦合到RAM上拉发送器和RAM下拉发送器的时钟到输出（TCO）补偿电路的电路。 TCO补偿电路可以被配置为将第一输出与第二输出进行比较，并且基于比较来生成针对芯片上的至少一个其他RAM发送器的延迟码，以调整与第二输出相关联的第三输出的占空比 至少一个其他RAM发送器。 可以公开其他实施例。