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    METHOD OF LOGIC CIRCUIT SYNTHESIS AND DESIGN USING A DYNAMIC CIRCUIT LIBRARY
    2.
    发明申请
    METHOD OF LOGIC CIRCUIT SYNTHESIS AND DESIGN USING A DYNAMIC CIRCUIT LIBRARY 有权
    使用动态电路图的逻辑电路合成和设计方法

    公开(公告)号：US20080189670A1

    公开(公告)日：2008-08-07

    申请号：US12060768

    申请日：2008-04-01

    申请人： Sang Hoo Dhong ,  Harm Peter Hofstee ,  Stephen Douglas Posluszny ,  Joel Abraham Silberman ,  Osamu Takahashi ,  Dieter F. Wendel

    发明人： Sang Hoo Dhong ,  Harm Peter Hofstee ,  Stephen Douglas Posluszny ,  Joel Abraham Silberman ,  Osamu Takahashi ,  Dieter F. Wendel

    IPC分类号： G06F17/50

    CPC分类号： G06F17/505

    摘要： The circuit library available for logic synthesis is limited to a single dynamic circuit block or logic synthesis block. The circuit design method includes first defining the logic synthesis block and then performing logic synthesis for a predetermined logical operation to be implemented. The logic synthesis step constrained to the single logic synthesis block produces an intermediate circuit design which necessarily comprises a series of dynamic circuit blocks, each associated with a single reset signal. Once the intermediate circuit is produced, the circuit design method includes eliminating unnecessary devices from the intermediate circuit to produce a final logic circuit, and then sizing the devices in the final circuit to complete the design.

    摘要翻译： 可用于逻辑合成的电路库限于单个动态电路块或逻辑合成块。 电路设计方法包括首先定义逻辑合成块，然后执行用于要实现的预定逻辑运算的逻辑合成。 限制到单个逻辑合成块的逻辑合成步骤产生中间电路设计，其必然包括一系列动态电路块，每个动态电路块与单个复位信号相关联。 一旦生成了中间电路，电路设计方法包括从中间电路中消除不必要的设备，产生最终的逻辑电路，然后对最终电路中的器件进行尺寸调整以完成设计。

    Method of logic circuit synthesis and design using a dynamic circuit library
    3.
    发明授权
    Method of logic circuit synthesis and design using a dynamic circuit library 有权
    使用动态电路库的逻辑电路合成与设计方法

    公开(公告)号：US07363609B2

    公开(公告)日：2008-04-22

    申请号：US09915437

    申请日：2001-07-26

    申请人： Sang Hoo Dhong ,  Harm Peter Hofstee ,  Stephen Douglas Posluszny ,  Joel Abraham Silberman ,  Osamu Takahashi ,  Dieter F. Wendel

    发明人： Sang Hoo Dhong ,  Harm Peter Hofstee ,  Stephen Douglas Posluszny ,  Joel Abraham Silberman ,  Osamu Takahashi ,  Dieter F. Wendel

    IPC分类号： G06F17/50

    CPC分类号： G06F17/505

    摘要： The circuit library available for logic synthesis is limited to a single dynamic circuit block or logic synthesis block. The circuit design method includes first defining the logic synthesis block (16) and then performing logic synthesis (17) for a predetermined logical operation to be implemented. The logic synthesis step constrained to the single logic synthesis block produces an intermediate circuit design (29) which necessarily comprises a series of dynamic circuit blocks, each associated with a single reset signal. Once the intermediate circuit (29) is produced, the circuit design method includes eliminating unnecessary devices (46) from the intermediate circuit (29) to produce a final logic circuit, and then sizing the devices (48) in the final circuit to complete the design.

    摘要翻译： 可用于逻辑合成的电路库限于单个动态电路块或逻辑合成块。 电路设计方法包括首先定义逻辑合成块（16），然后执行用于要实现的预定逻辑运算的逻辑合成（17）。 限制到单个逻辑合成块的逻辑合成步骤产生中间电路设计（29），其必须包括一系列与单个复位信号相关联的动态电路块。 一旦产生中间电路（29），电路设计方法包括从中间电路（29）消除不必要的装置（46）以产生最终的逻辑电路，然后对最终电路中的装置（48）进行尺寸调整以完成 设计。

    Balanced-delay programmable logic array and method for balancing programmable logic array delays
    4.
    发明授权
    Balanced-delay programmable logic array and method for balancing programmable logic array delays 有权
    平衡延迟可编程逻辑阵列和平衡可编程逻辑阵列延迟的方法

    公开(公告)号：US06294929B1

    公开(公告)日：2001-09-25

    申请号：US09443205

    申请日：1999-11-18

    申请人： Paula Kristine Coulman ,  Sang Hoo Dhong ,  Jaehong Park ,  Stephen Douglas Posluszny ,  Osamu Takahashi

    发明人： Paula Kristine Coulman ,  Sang Hoo Dhong ,  Jaehong Park ,  Stephen Douglas Posluszny ,  Osamu Takahashi

    IPC分类号： H03K19177

    CPC分类号： H03K19/17712

    摘要： Balanced-delay programmable logic array and a method for balancing programmable logic array delays provide improved performance in circuits employing programmable logic. By adding transistors to the programming plane that do not form part of the logic implementation, the capacitance on each of the input logic lines can be balanced, substantially reducing the skew between signals entering the final logic gates. This provides programmable logic arrays that may implement asynchronous logic in applications where skew was previously prohibitive and further increases the reliability of state evaluations in synchronous logic.

    摘要翻译： 平衡延迟可编程逻辑阵列和用于平衡可编程逻辑阵列延迟的方法在采用可编程逻辑的电路中提供改进的性能。 通过将晶体管添加到不构成逻辑实现的一部分的编程平面，可以平衡每个输入逻辑线上的电容，从而大大减少进入最终逻辑门的信号之间的偏移。 这提供了可编程逻辑阵列，可以在以前禁止偏移的应用中实现异步逻辑，并进一步提高了同步逻辑中的状态评估的可靠性。

    Method of logic circuit synthesis and design using a dynamic circuit library
    5.
    发明授权
    Method of logic circuit synthesis and design using a dynamic circuit library 有权
    使用动态电路库的逻辑电路合成与设计方法

    公开(公告)号：US08136061B2

    公开(公告)日：2012-03-13

    申请号：US12060768

    申请日：2008-04-01

    申请人： Sang Hoo Dhong ,  Harm Peter Hofstee ,  Stephen Douglas Posluszny ,  Joel Abraham Silberman ,  Osamu Takahashi ,  Dieter F. Wendel

    发明人： Sang Hoo Dhong ,  Harm Peter Hofstee ,  Stephen Douglas Posluszny ,  Joel Abraham Silberman ,  Osamu Takahashi ,  Dieter F. Wendel

    IPC分类号： G06F17/50

    CPC分类号： G06F17/505

    摘要： The circuit library available for logic synthesis is limited to a single dynamic circuit block or logic synthesis block. The circuit design method includes first defining the logic synthesis block and then performing logic synthesis for a predetermined logical operation to be implemented. The logic synthesis step constrained to the single logic synthesis block produces an intermediate circuit design which necessarily comprises a series of dynamic circuit blocks, each associated with a single reset signal. Once the intermediate circuit is produced, the circuit design method includes eliminating unnecessary devices from the intermediate circuit to produce a final logic circuit, and then sizing the devices in the final circuit to complete the design.

    摘要翻译： 可用于逻辑合成的电路库限于单个动态电路块或逻辑合成块。 电路设计方法包括首先定义逻辑合成块，然后执行用于要实现的预定逻辑运算的逻辑合成。 限制到单个逻辑合成块的逻辑合成步骤产生中间电路设计，其必然包括一系列动态电路块，每个动态电路块与单个复位信号相关联。 一旦生成了中间电路，电路设计方法包括从中间电路中消除不必要的设备，产生最终的逻辑电路，然后对最终电路中的器件进行尺寸调整以完成设计。

    Feedback cycle detection across non-scan memory elements
    6.
    发明授权
    Feedback cycle detection across non-scan memory elements 失效
    非扫描存储元件的反馈周期检测

    公开(公告)号：US06986114B2

    公开(公告)日：2006-01-10

    申请号：US10322088

    申请日：2002-12-17

    申请人： Aaron Thomas Patzer ,  Stephen Douglas Posluszny ,  Steven Leonard Roberts

    发明人： Aaron Thomas Patzer ,  Stephen Douglas Posluszny ,  Steven Leonard Roberts

    IPC分类号： G01R31/28

    CPC分类号： G01R31/318586 ,  G11C29/10

    摘要： All feedback cycles in a circuit network which cross only non-scannable memory elements are detected in linear run time. The method models a circuit network as a directed graph, then attributes network elements so that a single feedback cycle may be found in constant time. In the breadth first version, feedback is detected by traversing at most a constant distance back to the last scannable memory element. In the depth first version, graph nodes are not FINISHED until all predecessors are FINISHED. Feedback is found immediately if a node runs into another node that is NOT—FINISHED. This feedback is illegal if both nodes are in a zone defined by the same scannable memory element. The resulting identification and removal of feedback loops crossing only non-scannable memory elements significantly reduces the subsequent complexity of test pattern generation. This ensures a faster, more reliable, and more accurate test process after circuit fabrication.

    摘要翻译： 在线性运行时间内检测到仅与非可扫描存储器元件交叉的电路网络中的所有反馈周期。 该方法将电路网络建模为有向图，然后对网络元素进行归属，以便可以在恒定时间内找到单个反馈周期。 在广泛的第一版本中，通过最多遍历到最后一个可扫描存储器元件来检测反馈。 在深度第一版本中，直到所有前辈都完成，图形节点不完成。 如果一个节点运行到另一个不是完成的节点，则会立即发现反馈。 如果两个节点都位于由相同的可扫描存储器元件定义的区域中，则该反馈是非法的。 所产生的识别和去除仅穿过非可扫描记忆元件的反馈回路显着地降低了随后的测试图形生成的复杂性。 这确保电路制造之后更快，更可靠，更准确的测试过程。

    Method and apparatus for evaluating results of multiple software tools
    7.
    发明授权
    Method and apparatus for evaluating results of multiple software tools 失效
    用于评估多种软件工具的结果的方法和装置

    公开(公告)号：US06915506B2

    公开(公告)日：2005-07-05

    申请号：US09817138

    申请日：2001-03-27

    申请人： Sang Hoo Dhong ,  Sam Dinkin ,  Harm Peter Hofstee ,  Stephen Douglas Posluszny

    发明人： Sang Hoo Dhong ,  Sam Dinkin ,  Harm Peter Hofstee ,  Stephen Douglas Posluszny

    IPC分类号： G06F17/50 ,  G06F9/44

    CPC分类号： G06F17/50

    摘要： A method and structure for optimizing a solution for a complex problem typically solved by software tools includes selectively converting problem data into a format appropriate for one or more preselected vendor's set of solution tools and inputting the formatted design data into the one or more preselected vendor's set of solution tools. If more than one vendor has been preselected, resultant solution results are compared and the optimum solution is selected.

    摘要翻译： 用于优化通常由软件工具解决的复杂问题的解决方案的方法和结构包括将问题数据选择性地转换成适合于一个或多个预选供应商的解决方案工具集合的格式，并将格式化的设计数据输入到一个或多个预先选择的供应商集合 的解决方案工具。 如果预先选择了多个供应商，则比较所得到的解决方案结果并选择最佳解决方案。