公开(公告)号：US08223564B2

公开(公告)日：2012-07-17

申请号：US12675069

申请日：2009-02-27

申请人： Tsuyoshi Koike

发明人： Tsuyoshi Koike

IPC分类号： G11C7/22

CPC分类号： G11C8/16 ,  G11C11/412 ,  G11C11/419

摘要： A memory cell (100) includes a read circuit (30) whose output wiring is a read bit line (RBIT) and which has a switching transistor (31), a reset transistor (32), and an output wiring driving transistor (33). The switching transistor (31) connects a data holding node (MD) of a storage circuit (10) and a control line (DR) in accordance with a control signal on a read word line (/RWL0). The reset transistor (32) resets the control line (DR) in accordance with a reset control signal (RST). The output wiring driving transistor (33) has a gate connected to the control line (DR), a drain connected to the read bit line (RBIT), and a source connected to a ground power supply.

摘要翻译： 存储单元（100）包括读出电路（30），其输出布线是读位线（RBIT），并具有开关晶体管（31），复位晶体管（32）和输出布线驱动晶体管（33） 。 开关晶体管31根据读取字线（/ RWL0）上的控制信号连接存储电路（10）的数据保持节点（MD）和控制线（DR）。 复位晶体管（32）根据复位控制信号（RST）复位控制线（DR）。 输出布线驱动晶体管（33）具有连接到控制线（DR）的栅极，连接到读位线（RBIT）的漏极和连接到接地电源的源极。

公开(公告)号：US20120026782A1

公开(公告)日：2012-02-02

申请号：US13251596

申请日：2011-10-03

申请人： Tsuyoshi KOIKE

发明人： Tsuyoshi KOIKE

IPC分类号： G11C11/34

CPC分类号： H01L27/0207 ,  G11C11/412 ,  G11C15/04 ,  G11C15/046 ,  G11C17/12 ,  H01L27/1104

摘要： In two inverters included in a latch in a memory cell, the source or drain of a PMOS load transistor connected to a memory node is cut off, and the source or drain of an NMOS drive transistor connected to another memory node is cut off, whereby internal data is fixed or permanently stored in the memory cell while ensuring a resistance to damage to the gate of the transistor and without impairing the regularity of the layout.

摘要翻译： 在包括在存储单元中的锁存器中的两个反相器中，连接到存储器节点的PMOS负载晶体管的源极或漏极被切断，并且连接到另一存储器节点的NMOS驱动晶体管的源极或漏极被切断，由此 内部数据固定或永久地存储在存储单元中，同时确保对晶体管的栅极的损坏的抵抗力并且不损害布局的规则性。

公开(公告)号：US07978503B2

公开(公告)日：2011-07-12

申请号：US11730977

申请日：2007-04-05

申请人： Tsuyoshi Koike ,  Hidenari Kanehara

发明人： Tsuyoshi Koike ,  Hidenari Kanehara

IPC分类号： G11C11/41 ,  G11C11/413 ,  G11C11/419 ,  G11C11/412 ,  G11C11/417

CPC分类号： G11C11/412 ,  G11C11/413

摘要： A dummy memory cell for detection of write completion timing is provided as a replica of a memory cell. When assisting a write operation by power supply control and substrate potential control of the memory cell, the timing of ending the write assist operation is determined by a voltage control circuit based on information about the dummy memory cell. For example, the voltage control circuit performs, in a data write operation in the memory cell, the write assist operation of decreasing the voltage of a source power supply allocated to P-channel MOS load transistors using a pull-down transistor. Thereafter, at the time when completion of the data write operation in the dummy memory cell is detected, the voltage control circuit ends the write assist operation and restores the voltage of the source power supply to the original level using a pull-up transistor.

摘要翻译： 提供用于检测写入完成定时的伪存储单元作为存储单元的副本。 当通过电源控制和存储单元的基板电位控制来协助写入操作时，结束写入辅助操作的定时由电压控制电路基于关于虚拟存储单元的信息来确定。 例如，电压控制电路在存储单元中的数据写入操作中执行使用下拉晶体管降低分配给P沟道MOS负载晶体管的源极电源的电压的写入辅助操作。 此后，当检测到虚拟存储单元中的数据写入操作完成时，电压控制电路结束写入辅助操作，并且使用上拉晶体管将源极电源的电压恢复到原始电平。

公开(公告)号：US20110116329A1

公开(公告)日：2011-05-19

申请号：US12675069

申请日：2009-02-27

申请人： Tsuyoshi Koike

发明人： Tsuyoshi Koike

IPC分类号： G11C7/00

CPC分类号： G11C8/16 ,  G11C11/412 ,  G11C11/419

摘要： A memory cell (100) includes a read circuit (30) whose output wiring is a read bit line (RBIT) and which has a switching transistor (31), a reset transistor (32), and an output wiring driving transistor (33). The switching transistor (31) connects a data holding node (MD) of a storage circuit (10) and a control line (DR) in accordance with a control signal on a read word line (/RWL0). The reset transistor (32) resets the control line (DR) in accordance with a reset control signal (RST). The output wiring driving transistor (33) has a gate connected to the control line (DR), a drain connected to the read bit line (RBIT), and a source connected to a ground power supply.

摘要翻译： 存储单元（100）包括读出电路（30），其输出布线是读位线（RBIT），并具有开关晶体管（31），复位晶体管（32）和输出布线驱动晶体管（33） 。 开关晶体管31根据读取字线（/ RWL0）上的控制信号连接存储电路（10）的数据保持节点（MD）和控制线（DR）。 复位晶体管（32）根据复位控制信号（RST）复位控制线（DR）。 输出布线驱动晶体管（33）具有连接到控制线（DR）的栅极，连接到读位线（RBIT）的漏极和连接到接地电源的源极。

公开(公告)号：US20080242248A1

公开(公告)日：2008-10-02

申请号：US10586706

申请日：2005-02-08

申请人： Tsuyoshi Koike ,  Hiroshi Miyagi

发明人： Tsuyoshi Koike ,  Hiroshi Miyagi

IPC分类号： H04B1/16

CPC分类号： H04H20/88 ,  H04B1/1653 ,  H04H40/81 ,  Y02D70/40

摘要： An FM receiver which can be used by being switched between stereophonic and monophonic, and comprises detecting unit for detecting a received signal, two routes over which a detected signal is transmitted to an output buffer, and a switching unit for selecting either one of the two routes. The two routes consist of a route passing through a stereophonic demodulator unit and a route bypassing the stereophonic demodulator unit; and the switching unit selects either one of the two routes based on a control signal indicating the selection of either one of stereophonic and monophonic, and, when the route bypassing the stereophonic demodulator unit is selected, turns off power supply to the stereophonic demodulator unit based on the above control signal.

摘要翻译： FM接收机，其可以通过在立体声和单声道之间切换而使用，并且包括用于检测接收信号的检测单元，检测信号通过哪两个路由输出到输出缓冲器，以及切换单元，用于选择两个 路线。 两条路线由通过立体声解调器单元的路线和绕过立体声解调器单元的路线组成; 并且所述切换单元基于指示选择立体声和单声道中的任一个的控制信号来选择所述两条路线中的任一条路线，并且当选择绕过所述立体声解调器单元的路线时，关闭对所述立体声解调器单元的电力供应 上述控制信号。

公开(公告)号：US20070263447A1

公开(公告)日：2007-11-15

申请号：US11730977

申请日：2007-04-05

申请人： Tsuyoshi Koike ,  Hidenari Kanehara

发明人： Tsuyoshi Koike ,  Hidenari Kanehara

IPC分类号： G11C16/04

CPC分类号： G11C11/412 ,  G11C11/413

摘要： A dummy memory cell for detection of write completion timing is provided as a replica of a memory cell. When assisting a write operation by power supply control and substrate potential control of the memory cell, the timing of ending the write assist operation is determined by a voltage control circuit based on information about the dummy memory cell. For example, the voltage control circuit performs, in a data write operation in the memory cell, the write assist operation of decreasing the voltage of a source power supply allocated to P-channel MOS load transistors using a pull-down transistor. Thereafter, at the time when completion of the data write operation in the dummy memory cell is detected, the voltage control circuit ends the write assist operation and restores the voltage of the source power supply to the original level using a pull-up transistor.

摘要翻译： 提供用于检测写入完成定时的伪存储单元作为存储单元的副本。 当通过电源控制和存储单元的基板电位控制来协助写入操作时，结束写入辅助操作的定时由电压控制电路基于关于虚拟存储单元的信息来确定。 例如，电压控制电路在存储单元中的数据写入操作中执行使用下拉晶体管降低分配给P沟道MOS负载晶体管的源极电源的电压的写入辅助操作。 此后，当检测到虚拟存储单元中的数据写入操作完成时，电压控制电路结束写入辅助操作，并且使用上拉晶体管将源极电源的电压恢复到原始电平。

公开(公告)号：US20060009183A1

公开(公告)日：2006-01-12

申请号：US10518115

申请日：2003-06-05

申请人： Tsuyoshi Koike ,  Hiroshi Miyagi

发明人： Tsuyoshi Koike ,  Hiroshi Miyagi

IPC分类号： H04B1/00 ,  H04B1/06 ,  H04B1/10

CPC分类号： H04B1/005 ,  H04B1/16 ,  H04B1/406

摘要： An FM/AM switch (31) selects either an FM detected signal or an AM detected signal. A capacitor (4) is provided to cut the DC component of the FM detected signal. A low-cut frequency switch (33) selects a resistor designated by a control, signal from among resistors (Ra through Rc). A high-pass filter is constituted by the capacitor (4) and a resistor selected by the low-cut frequency switch (33). The cut-off frequency of this high-pass filter is adjusted by the selection of a resistor.

摘要翻译： FM / AM开关（31）选择FM检测信号或AM检测信号。 提供电容器（4）以切断FM检测信号的DC分量。 低切频率开关（33）选择由控制器指定的电阻器，电阻器（Ra至Rc）中的信号。 高通滤波器由电容器（4）和低频开关（33）选择的电阻构成。 该高通滤波器的截止频率通过选择电阻来调节。

公开(公告)号：US5438155A

公开(公告)日：1995-08-01

申请号：US154086

申请日：1993-11-18

申请人： Eiji Matsuda ,  Toshinori Matsuda ,  Tsuyoshi Koike

发明人： Eiji Matsuda ,  Toshinori Matsuda ,  Tsuyoshi Koike

IPC分类号： G06F3/023 ,  G10H1/00 ,  G10H1/053 ,  G10H1/18 ,  G10H1/34 ,  H03M11/14 ,  G09B15/02 ,  G10H1/02

CPC分类号： G10H1/34 ,  G10H1/18

摘要： An electronic musical instrument having a plurality of switches is disclosed wherein a numerical value can be inputted without provision of a specific switch for inputting a numerical value. The electronic musical instrument has a tone/effect inputting mode in which, when one of the switches is operated, a tone or acoustic effect allocated in advance to the operated switch is set and a numeric inputting mode in which, when one of the switches is operated, a numerical value allocated in advance to the operated switch is set. A change-over switch is provided for changing over the operation mode between the tone/effect inputting mode and the numeric inputting mode.

摘要翻译： 公开了一种具有多个开关的电子乐器，其中可以输入数值而不设置用于输入数值的特定开关。 电子乐器具有音调/效果输入模式，其中当其中一个开关被操作时，设置预先分配给操作的开关的音调或声音效果，以及数字输入模式，其中当一个开关是 设置预先分配给操作的开关的数值。 提供转换开关，用于改变音色/效果输入模式和数字输入模式之间的操作模式。

公开(公告)号：US5400686A

公开(公告)日：1995-03-28

申请号：US982878

申请日：1992-11-30

申请人： Tsuyoshi Koike ,  Toshinori Matsuda

发明人： Tsuyoshi Koike ,  Toshinori Matsuda

IPC分类号： G09B15/04 ,  G10H1/00 ,  G11B33/10 ,  G09B15/02

CPC分类号： G10H1/0033 ,  G09B15/04

摘要： A sequencer according to the present invention comprises: a display having multiple data input fields for entry of information items and having a capability for distinguishing or emphasizing which of the data input fields is prepared to accept input; designating circuitry for selecting an operation mode; and a control for, when a specific operation mode is selected by the designating circuitry, facilitating the entry of information items by distinguishing or emphasizing one of the data input fields where information will most probably be entered in the specific operation mode.

摘要翻译： 根据本发明的定序器包括：显示器，具有用于输入信息项的多个数据输入字段，并且具有区分或强调哪个数据输入字段准备好接受输入的能力; 用于选择操作模式的指定电路; 以及当通过指定电路选择特定操作模式时，用于通过区分或强调在特定操作模式中最可能输入信息的数据输入字段中的一个来促进信息项的输入的控制。

公开(公告)号：US20120137083A1

公开(公告)日：2012-05-31

申请号：US13363585

申请日：2012-02-01

申请人： TSUYOSHI KOIKE

发明人： TSUYOSHI KOIKE

IPC分类号： G06F12/00 ,  G06F12/10

CPC分类号： G11C15/04 ,  G06F12/1027 ,  G06F2212/652

摘要： In a semiconductor memory device, an update data control circuit is provided, which selectively couples a physical address input data line or an effective address input data line to a common input data line coupled to a physical address cell that stores a physical address page number. A control terminal of an update circuit of the physical address cell is coupled to a page size cell that stores page size information via an update control circuit, to control a write port of the physical address cell with the page size cell.

摘要翻译： 在半导体存储器件中，提供一种更新数据控制电路，其将物理地址输入数据线或有效地址输入数据线选择性地耦合到与存储物理地址页码的物理地址单元耦合的公共输入数据线。 物理地址单元的更新电路的控制终端经由更新控制电路耦合到存储页面大小信息的页面大小单元，以通过页面大小单元来控制物理地址单元的写入端口。