公开(公告)号：US5729721A

公开(公告)日：1998-03-17

申请号：US555965

申请日：1995-11-13

申请人： Rudolf Bettelheim ,  Vernon Bernard Goler ,  Gary Lynn Miller

发明人： Rudolf Bettelheim ,  Vernon Bernard Goler ,  Gary Lynn Miller

IPC分类号： G06F1/14 ,  G06F1/04

CPC分类号： G06F1/14

摘要： Timebase channels in different I/O control modules (IOCMs 281-284 in FIG. 16) or on different integrated circuits (300-302 in FIG. 17 ) may provide synchronized, coherent timebase values to different blocks of work and other channels (e.g. 86 in FIG. 2) that are coupled to different timer buses (e.g. 71 in FIG. 2). In one embodiment, referring to FIGS. 1-19, two or more timebase channels, e.g. master timebase channel (285) and slave timebase channel (288), can be synchronized and kept in synchronization using just two signals, namely a clock signal (328) and a synchronization signal (329). The master timebase channel (285) generates or receives a master dock signal (328) which is coupled to one or more slave timebase channels (288) to ensure that the master and slave timebase channels (285, 288) increment or decrement at the same time and rate.

摘要翻译： 不同I / O控制模块（图16中的IOCM 281-284）或不同集成电路（图17中的300-302）的时基通道可以向不同的工作块和其他通道（例如，图17）提供同步的相干时基值。 86）连接到不同的定时器总线（例如图2中的71）。 在一个实施例中， 1-19，两个或更多个时基频道，例如 主时基通道（285）和从时基通道（288）可以仅使用两个信号同步并保持同步，即时钟信号（328）和同步信号（329）。 主时基通道（285）生成或接收主站信号（328），主站信号（328）耦合到一个或多个从时基通道（288），以确保主时钟和从时基通道（285,288）在相同时刻增加或减小 时间和速度。

公开(公告)号：US5812833A

公开(公告)日：1998-09-22

申请号：US555454

申请日：1995-11-13

申请人： Vernon Bernard Goler ,  Gary Lynn Miller ,  David Rivera

发明人： Vernon Bernard Goler ,  Gary Lynn Miller ,  David Rivera

IPC分类号： G06F1/14 ,  G06F13/40 ,  G06F1/04

CPC分类号： G06F1/14

摘要： I/O control modules (25-29) include a timer bus (71, 72) which may be segmented anywhere along its length. As a result, the channels (86, 87) are partitioned by each timer bus (71, 72) into separate blocks of channels (86, 87) which are provided with access to different timebases by their respective timer bus (71, 72). The channels within one timer bus block (e.g. 86) can be used to perform different function(s) with the potential for no loss of resolution because each channel in a timer bus block (e.g. 86) can concurrently receive the same timebase value from its corresponding timer bus (71). In one embodiment, one end of each timer bus (71, 72) is delineated by a master timer bus control channel (61, 63), and the other end of the timer bus is delineated by a slave timer bus control channel (62, 64).

摘要翻译： I / O控制模块（25-29）包括定时器总线（71,72），其可以在其长度的任何地方被分段。 结果，信道（86,87）被每个定时器总线（71,72）划分成分离的信道块（86,87），它们通过它们各自的定时器总线（71,72）提供对不同时基的访问， 。 一个定时器总线块（例如86）内的通道可用于执行不同功能，具有不损失分辨率的可能性，因为定时器总线块（例如86）中的每个通道可以从其中同时接收相同的时基值 相应的定时器总线（71）。 在一个实施例中，每个定时器总线（71,72）的一端由主定时器总线控制通道（61,63）描绘，并且定时器总线的另一端由从定时器总线控制通道（62,62） 64）。

公开(公告)号：US5918064A

公开(公告)日：1999-06-29

申请号：US801284

申请日：1997-02-18

申请人： Gary Lynn Miller ,  Vernon Bernard Goler

发明人： Gary Lynn Miller ,  Vernon Bernard Goler

IPC分类号： G06F13/12 ,  G06F9/00

CPC分类号： G06F13/124

摘要： A data processing system includes a central processing unit (CPU) (20), a peripheral bus (32), and an input/output (I/O) coprocessor (38). The CPU (20) and the I/O coprocessor (38) are coupled to the peripheral bus (32). The I/O coprocessor (38) has a plurality of front-end channels (50) for receiving a time-base, and in response, for providing a time-base reference for input signals and generating output signals using the time-base reference. A back-end processor (80) controls operation of the plurality of front-end channels (50) in response to executing instructions. A visibility bus (40), coupled to the back-end processor (80), is for providing visibility of the internal registers of the back-end processor (80) independent of the CPU (20). The visibility is provided for development of the instructions executed by the back-end processor (80).

摘要翻译： 数据处理系统包括中央处理单元（CPU）（20），外围总线（32）和输入/输出（I / O）协处理器（38）。 CPU（20）和I / O协处理器（38）耦合到外围总线（32）。 I / O协处理器（38）具有用于接收时基的多个前端信道（50），并且响应于用于为输入信号提供时基参考并使用时基参考产生输出信号 。 后端处理器（80）响应于执行指令来控制多个前端通道（50）的操作。 耦合到后端处理器（80）的可见性总线（40）用于独立于CPU（20）提供后端处理器（80）的内部寄存器的可见性。 提供了用于开发由后端处理器（80）执行的指令的可视性。

公开(公告)号：US5701421A

公开(公告)日：1997-12-23

申请号：US555961

申请日：1995-11-13

申请人： Gary Lynn Miller ,  Vernon Bernard Goler ,  Timothy Ernest Litch

发明人： Gary Lynn Miller ,  Vernon Bernard Goler ,  Timothy Ernest Litch

IPC分类号： G06F13/42 ,  G06F13/00

CPC分类号： G06F13/4226

摘要： I/O control modules (IOCMs 25-29) include pin/status buses (75-77) which allow simultaneity of control among the channels (e.g. 58) coupled to the same pin/status bus (e.g. 76). Thus, the operation of channels (e.g. 58) can be synchronized with each another. Pin/status buses (75-77) are modular in that they can be extended or alternately segmented to create separate buses carrying different signals. In one embodiment, each end of pin/status bus (75-77) is delineated by a pin control channel (PCCs 51-53). Pin/status buses (75-77) may be used to transfer event information between channels within an IOCM (e.g. IOCM 25), to transfer event information from one IOCM (e.g. 25) to a different IOCM (e.g. 26), and to transfer pin information between integrated circuit pins (31-35) and one or more channels in IOCMs (25-29).

摘要翻译： I / O控制模块（IOCM 25-29）包括引脚/状态总线（75-77），其允许在耦合到相同引脚/状态总线（例如76）的通道（例如58）之间同时进行控制。 因此，通道（例如58）的操作可以彼此同步。 引脚/状态总线（75-77）是模块化的，因为它们可以被扩展或交替分段，以创建独立的承载不同信号的总线。 在一个实施例中，引脚/状态总线（75-77）的每一端由引脚控制通道（PCC51-53）描绘。 引脚/状态总线（75-77）可用于在IOCM（例如IOCM 25）内的通道之间传输事件信息，以将事件信息从一个IOCM（例如25）传输到另一个IOCM（例如26），并传送 集成电路引脚（31-35）和IOCM（25-29）中的一个或多个通道之间的引脚信息。