公开(公告)号：US07882165B2

公开(公告)日：2011-02-01

申请号：US11408364

申请日：2006-04-21

申请人： James M. Simkins ,  Jennifer Wong ,  Bernard J. New ,  Alvin Y. Ching ,  John M. Thendean ,  Anna Wing Wah Wong ,  Vasisht Mantra Vadi ,  David P. Schultz

发明人： James M. Simkins ,  Jennifer Wong ,  Bernard J. New ,  Alvin Y. Ching ,  John M. Thendean ,  Anna Wing Wah Wong ,  Vasisht Mantra Vadi ,  David P. Schultz

IPC分类号： G06F7/38

CPC分类号： G06K9/00986 ,  G06F7/02 ,  G06F7/5443 ,  G06F7/57 ,  G06F7/575 ,  G06F2207/025 ,  G06F2207/3828 ,  H03K19/1737

摘要： A digital signal processing circuit including: a multiplier circuit; a plurality of multiplexers coupled to the multiplier circuit and controlled by a first opcode; and an arithmetic logic unit coupled to plurality of multiplexers and controlled by a second opcode.

摘要翻译： 一种数字信号处理电路，包括：乘法器电路; 耦合到所述乘法电路并由第一操作码控制的多个多路复用器; 以及耦合到多个多路复用器并由第二操作码控制的算术逻辑单元。

公开(公告)号：US07840630B2

公开(公告)日：2010-11-23

申请号：US11433333

申请日：2006-05-12

申请人： Anna Wing Wah Wong ,  Jennifer Wong ,  Bernard J. New ,  Alvin Y. Ching ,  John M. Thendean ,  James M. Simkins ,  Vasisht Mantra Vadi ,  David P. Schultz

发明人： Anna Wing Wah Wong ,  Jennifer Wong ,  Bernard J. New ,  Alvin Y. Ching ,  John M. Thendean ,  James M. Simkins ,  Vasisht Mantra Vadi ,  David P. Schultz

IPC分类号： G06F7/38

CPC分类号： G06F7/02 ,  G06F7/5443 ,  G06F7/57 ,  G06F7/575 ,  G06F2207/025 ,  G06F2207/3828 ,  G06K9/00986 ,  H03K19/1737

摘要： An Arithmetic Logic Unit that includes first multiplexers coupled to a first adder, the first multiplexers controlled by a first opcode register; second multiplexers receiving input from the first adder and coupled to a second adder; and a second opcode register for controlling one or more of the second multiplexers, the first adder, or the second adder. A combination of the bits in the first and second opcode registers configures the ALU to perform one or more arithmetic operations or one or more logic operations or any combination thereof.

摘要翻译： 一种算术逻辑单元，包括耦合到第一加法器的第一多路复用器，由第一操作码寄存器控制的第一多路复用器; 第二多路复用器，从第一加法器接收输入并耦合到第二加法器; 以及用于控制第二多路复用器，第一加法器或第二加法器中的一个或多个的第二操作码寄存器。 第一和第二操作码寄存器中的位的组合构成ALU以执行一个或多个算术运算或一个或多个逻辑运算或其任何组合。

公开(公告)号：US07853634B2

公开(公告)日：2010-12-14

申请号：US11433331

申请日：2006-05-12

申请人： James M. Simkins ,  Jennifer Wong ,  Bernard J. New ,  Alvin Y. Ching ,  John M. Thendean ,  Anna Wing Wah Wong ,  Vasisht Mantra Vadi

发明人： James M. Simkins ,  Jennifer Wong ,  Bernard J. New ,  Alvin Y. Ching ,  John M. Thendean ,  Anna Wing Wah Wong ,  Vasisht Mantra Vadi

IPC分类号： G06F7/38

CPC分类号： G06F7/02 ,  G06F7/5443 ,  G06F7/57 ,  G06F7/575 ,  G06F2207/025 ,  G06F2207/3828 ,  G06K9/00986 ,  H03K19/1737

摘要： An Integrated Circuit (IC) having a single-instruction-multiple-data (SIMD) is disclosed. The SIMD circuit includes: a plurality of multiplexers controlled by a first opcode; and an arithmetic logic unit (ALU) coupled to the plurality of multiplexers and controlled by a second opcode; and wherein the ALU has a plurality of adders, where the plurality of adders are controlled by some bits of the second opcode, and where a first adder of the plurality of adders adds a plurality of input bits to produce first summation bits and a first carry bit; the first adder operating concurrently with the other adders of the plurality of adders.

摘要翻译： 公开了具有单指令多数据（SIMD）的集成电路（IC）。 SIMD电路包括：由第一操作码控制的多个复用器; 以及耦合到所述多个多路复用器并由第二操作码控制的算术逻辑单元（ALU）; 并且其中所述ALU具有多个加法器，其中所述多个加法器由所述第二操作码的某些位控制，并且其中所述多个加法器中的第一加法器添加多个输入位以产生第一求和位和第一进位 位 所述第一加法器与所述多个加法器的其它加法器同时运行。

公开(公告)号：US07840627B2

公开(公告)日：2010-11-23

申请号：US11432823

申请日：2006-05-12

申请人： James M. Simkins ,  Jennifer Wong ,  Bernard J. New ,  Alvin Y. Ching ,  John M. Thendean ,  Anna Wing Wah Wong ,  Vasisht Mantra Vadi

发明人： James M. Simkins ,  Jennifer Wong ,  Bernard J. New ,  Alvin Y. Ching ,  John M. Thendean ,  Anna Wing Wah Wong ,  Vasisht Mantra Vadi

IPC分类号： G06F7/38

CPC分类号： G06F7/02 ,  G06F7/5443 ,  G06F7/57 ,  G06F7/575 ,  G06F2207/025 ,  G06F2207/3828 ,  G06K9/00986 ,  H03K19/1737

摘要： An integrated circuit that includes a digital signal processing element (DSPE) having a first and a second register block coupled to a first arithmetic logic unit (ALU) circuit; a middle DSPE adjacent to the top DSPE having a third and a fourth register block coupled to a second ALU circuit, where the third register block is coupled to the first register block, and the fourth register block register block is coupled to the second register block; and a bottom DSPE adjacent to the middle DSPE having a fifth and a sixth register block coupled to a third ALU circuit, where the fifth register block is coupled to the third register block and the sixth register block register block is coupled to the fourth register block.

摘要翻译： 一种集成电路，包括具有耦合到第一算术逻辑单元（ALU）电路的第一和第二寄存器块的数字信号处理元件（DSPE）; 与顶部DSPE相邻的中间DSPE具有耦合到第二ALU电路的第三和第四寄存器块，其中第三寄存器块耦合到第一寄存器块，并且第四寄存器块寄存器块耦合到第二寄存器块 ; 以及与中间DSPE相邻的底部DSPE，具有耦合到第三ALU电路的第五和第六寄存器块，其中第五寄存器块耦合到第三寄存器块，并且第六寄存器块寄存器块耦合到第四寄存器块 。

公开(公告)号：US07844653B2

公开(公告)日：2010-11-30

申请号：US11432848

申请日：2006-05-12

申请人： James M. Simkins ,  John M. Thendean ,  Vasisht Mantra Vadi ,  Bernard J. New ,  Jennifer Wong ,  Anna Wing Wah Wong ,  Alvin Y. Ching

发明人： James M. Simkins ,  John M. Thendean ,  Vasisht Mantra Vadi ,  Bernard J. New ,  Jennifer Wong ,  Anna Wing Wah Wong ,  Alvin Y. Ching

IPC分类号： G06F7/38

CPC分类号： G06F7/02 ,  G06F7/5443 ,  G06F7/57 ,  G06F7/575 ,  G06F2207/025 ,  G06F2207/3828 ,  G06K9/00986 ,  H03K19/1737

摘要： A digital signal processing circuit having a pre-adder circuit includes; a first register block and a pre-adder circuit coupled to a multiplier circuit and to a set of multiplexers, where the set of multiplexers are controlled by an opcode, and where the pre-adder circuit has a first adder circuit; and an arithmetic logic unit (ALU) having a second adder circuit and coupled to the set of multiplexers.

摘要翻译： 具有预加法器电路的数字信号处理电路包括： 耦合到乘法器电路和一组多路复用器的第一寄存器块和预加法器电路，其中多路复用器组由操作码控制，并且其中预加法器电路具有第一加法器电路; 以及具有第二加法器电路并耦合到所述多路复用器组的算术逻辑单元（ALU）。

公开(公告)号：US07865542B2

公开(公告)日：2011-01-04

申请号：US11433120

申请日：2006-05-12

申请人： Bernard J. New ,  Vasisht Mantra Vadi ,  Jennifer Wong ,  Alvin Y. Ching ,  John M. Thendean ,  Anna Wing Wah Wong ,  James M. Simkins

发明人： Bernard J. New ,  Vasisht Mantra Vadi ,  Jennifer Wong ,  Alvin Y. Ching ,  John M. Thendean ,  Anna Wing Wah Wong ,  James M. Simkins

IPC分类号： G06F7/38

CPC分类号： G06F7/02 ,  G06F7/5443 ,  G06F7/57 ,  G06F7/575 ,  G06F2207/025 ,  G06F2207/3828 ,  G06K9/00986 ,  H03K19/1737

摘要： A digital signal processing block having: 1) a first digital signal processing element including: a first multiplexer of a first plurality of multiplexers, the first multiplexer selecting between a first data input and a first zero constant input; and a first arithmetic unit coupled to the first plurality of multiplexers, the first arithmetic logic unit configured for addition; and 2) a second digital signal processing element including: a second multiplexer of a second plurality of multiplexers, the second multiplexer selecting between a second data input and a second zero constant input; and a second arithmetic unit coupled to the second plurality of multiplexers and to a third multiplexer of the first plurality of multiplexers, the second arithmetic unit configured for addition.

摘要翻译： 一种数字信号处理块，具有：1）第一数字信号处理元件，包括：第一多路复用器的第一多路复用器，所述第一多路复用器在第一数据输入和第一零常数输入之间进行选择; 以及耦合到所述第一多个复用器的第一算术单元，所述第一算术逻辑单元被配置为用于相加; 以及2）第二数字信号处理元件，包括：第二多路复用器的第二多路复用器，所述第二多路复用器在第二数据输入和第二零常数输入之间进行选择; 以及耦合到所述第二多路复用器的第二运算单元和所述第一多路复用器的第三多路复用器，所述第二运算单元被配置为相加。

公开(公告)号：US07849119B2

公开(公告)日：2010-12-07

申请号：US11432846

申请日：2006-05-12

申请人： Vasisht Mantra Vadi ,  Jennifer Wong ,  Bernard J. New ,  Alvin Y. Ching ,  John M. Thendean ,  Anna Wing Wah Wong ,  James M. Simkins

发明人： Vasisht Mantra Vadi ,  Jennifer Wong ,  Bernard J. New ,  Alvin Y. Ching ,  John M. Thendean ,  Anna Wing Wah Wong ,  James M. Simkins

IPC分类号： G06F7/04

CPC分类号： G06F7/02 ,  G06F7/5443 ,  G06F7/57 ,  G06F7/575 ,  G06F2207/025 ,  G06F2207/3828 ,  G06K9/00986 ,  H03K19/1737

摘要： An integrated circuit for pattern detection including: an arithmetic logic unit coupled to a comparison circuit, where the arithmetic logic unit is programmed by an opcode; a selected pattern of a plurality of patterns selected by a first multiplexer, where the first multiplexer is coupled to the comparison circuit; and a register coupled to the comparison circuit for storing at least a partial comparison between an output of the arithmetic logic unit and the selected pattern.

摘要翻译： 一种用于图案检测的集成电路，包括：耦合到比较电路的算术逻辑单元，其中算术逻辑单元由操作码编程; 由第一多路复用器选择的多个图案的选定图案，其中第一多路复用器耦合到比较电路; 以及耦合到所述比较电路的寄存器，用于存储所述算术逻辑单元的输出与所选择的模式之间的至少部分比较。

公开(公告)号：US07870182B2

公开(公告)日：2011-01-11

申请号：US11433517

申请日：2006-05-12

申请人： John M. Thendean ,  Jennifer Wong ,  Bernard J. New ,  Alvin Y. Ching ,  James M. Simkins ,  Anna Wing Wah Wong ,  Vasisht Mantra Vadi

发明人： John M. Thendean ,  Jennifer Wong ,  Bernard J. New ,  Alvin Y. Ching ,  James M. Simkins ,  Anna Wing Wah Wong ,  Vasisht Mantra Vadi

IPC分类号： G06F7/50

CPC分类号： G06F7/02 ,  G06F7/5443 ,  G06F7/57 ,  G06F7/575 ,  G06F2207/025 ,  G06F2207/3828 ,  G06K9/00986 ,  H03K19/1737

摘要： An integrated circuit having a digital signal processing (DSP) circuit is disclosed. The DSP circuit includes: a plurality of multiplexers receiving a first set, second set, and third set of input data bits, where the plurality of multiplexers are coupled to a first opcode register; a bitwise adder coupled to the plurality of multiplexers for generating a sum set of bits and a carry set of bits from bitwise adding together the first, second, and third set of input data bits; and a second adder coupled to the bitwise adder for adding together the sum set of bits and carry set of bits to produce a summation set of bits and a plurality of carry-out bits, where the second adder is coupled to a second opcode register.

摘要翻译： 公开了具有数字信号处理（DSP）电路的集成电路。 DSP电路包括：多个多路复用器，其接收第一组，第二组和第三组输入数据位，其中多个复用器耦合到第一操作码寄存器; 耦合到所述多个多路复用器的按位加法器，用于从所述第一，第二和第三输入数据位组合中逐位地生成位组和位的进位组; 以及第二加法器，其耦合到所述按位加法器，用于将所述位的总和相加和进位位组，以产生位和和多个进位位的求和集合，其中所述第二加法器耦合到第二操作码寄存器。

公开(公告)号：US07860915B2

公开(公告)日：2010-12-28

申请号：US11433332

申请日：2006-05-12

申请人： Vasisht Mantra Vadi ,  Jennifer Wong ,  Bernard J. New ,  Alvin Y. Ching ,  John M. Thendean ,  Anna Wing Wah Wong ,  James M. Simkins

发明人： Vasisht Mantra Vadi ,  Jennifer Wong ,  Bernard J. New ,  Alvin Y. Ching ,  John M. Thendean ,  Anna Wing Wah Wong ,  James M. Simkins

IPC分类号： G06F7/499

CPC分类号： G06F7/02 ,  G06F7/5443 ,  G06F7/57 ,  G06F7/575 ,  G06F2207/025 ,  G06F2207/3828 ,  G06K9/00986 ,  H03K19/1737

摘要： A method for detecting a pattern from an arithmetic logic unit (ALU) in an integrated circuit. The method includes the steps of: generating an output from an ALU; bitwise comparing the ALU output to a pattern to produce a first output; inverting the pattern and comparing the ALU output with the inverted pattern to produce a second output; bitwise masking the first and second outputs using a mask of a plurality of masks to produce third and fourth output bits; combining the third and fourth output bits to produce first and a second output comparison bits; and storing the first and second output comparison bits in a memory.

摘要翻译： 一种用于从集成电路中的算术逻辑单元（ALU）检测模式的方法。 该方法包括以下步骤：产生来自ALU的输出; 将ALU输出与模式进行比特比较以产生第一输出; 反转图案并将ALU输出与反转图案进行比较以产生第二输出; 使用多个掩模的掩码对第一和第二输出进行逐位掩蔽以产生第三和第四输出位; 组合第三和第四输出比特以产生第一和第二输出比较比特; 以及将第一和第二输出比较位存储在存储器中。

公开(公告)号：US07853636B2

公开(公告)日：2010-12-14

申请号：US11432847

申请日：2006-05-12

申请人： Bernard J. New ,  Jennifer Wong ,  James M. Simkins ,  Alvin Y. Ching ,  John M. Thendean ,  Anna Wing Wah Wong ,  Vasisht Mantra Vadi

发明人： Bernard J. New ,  Jennifer Wong ,  James M. Simkins ,  Alvin Y. Ching ,  John M. Thendean ,  Anna Wing Wah Wong ,  Vasisht Mantra Vadi

IPC分类号： G06F7/499

CPC分类号： G06F7/02 ,  G06F7/5443 ,  G06F7/57 ,  G06F7/575 ,  G06F2207/025 ,  G06F2207/3828 ,  G06K9/00986 ,  H03K19/1737

摘要： An integrated circuit (IC) for convergent rounding including: an adder circuit configured to produce a summation; a comparison circuit configured to bitwise compare the summation with an input pattern, bitwise mask the comparison using a mask, and combine the masked comparison to produce a comparison bit; and rounding circuitry for rounding the summation based at least in part on the comparison bit.

摘要翻译： 一种用于收敛舍入的集成电路（IC），包括：加法器电路，被配置为产生求和; 比较电路，被配置为将所述求和与输入模式进行逐位比较，使用掩码对所述比较进行逐位掩码，并将所述掩蔽比较结合以产生比较位; 以及舍入电路，用于至少部分地基于所述比较位对所述求和进行舍入。