公开(公告)号：US5598421A

公开(公告)日：1997-01-28

申请号：US390712

申请日：1995-02-17

申请人： Dan T. Tran ,  Wayne C. Datwyler ,  Long V. Ha

发明人： Dan T. Tran ,  Wayne C. Datwyler ,  Long V. Ha

IPC分类号： G01R31/3185 ,  G01R31/28

CPC分类号： G01R31/318536

摘要： The logic circuitry of an IC chip is connected to JTAG register chains which hold state information on each portion of the logic circuitry therein. A JTAG Tracker Module is connected to the controls of each of the JTAG register chains enabling a programmer-operator to read the present state of each JTAG register chain and enabling a readout of the logic circuits condition in a single clock period.

摘要翻译： IC芯片的逻辑电路连接到JTAG寄存器链，其保持逻辑电路的每个部分上的状态信息。 JTAG跟踪器模块连接到每个JTAG寄存器链的控制，使得编程器操作者可以读取每个JTAG寄存器链的当前状态，并且可以在单个时钟周期内读出逻辑电路条件。

公开(公告)号：US5495573A

公开(公告)日：1996-02-27

申请号：US286855

申请日：1994-08-05

申请人： Wayne C. Datwyler ,  Long V. Ha ,  Dan T. Tran

发明人： Wayne C. Datwyler ,  Long V. Ha ,  Dan T. Tran

IPC分类号： G06F11/07 ,  G11C29/00

CPC分类号： G06F11/0772 ,  G06F11/0745

摘要： An error logging system where errors are captured on dual system busses operating at a lower clock rate (16 MHz) than the processor which receives the error information. The system functions to substantially reduce the loads on the processor in addition to maximizing the use of the system bus drivers which are pin-constrained. The processor operates at a higher clock rate (32 MHz). Processor commands to read error data from an error log register are synchronized down to the 16 MHz rate, then enabled onto a processor bus after a second synchronization operation back to the higher (32 MHz) rate. Provision is made for identifying several different types of error categories. An expandable error log register system is provided which uses selected bit positions to identify types of errors logged to the processor which also enables expansitivity for adding in future types of errors into the error logging system and renders compatibility for a processor operating at first clock rate with error data sensed at a second clock rate.

摘要翻译： 错误记录系统，其错误捕获在以比接收错误信息的处理器更低的时钟速率（16MHz）工作的双系统总线上。 除了最大限度地利用被引脚约束的系统总线驱动器之外，该系统还用于大大减少处理器上的负载。 处理器工作在更高的时钟频率（32 MHz）。 从错误日志寄存器读取错误数据的处理器命令被同步到16 MHz速率，然后在第二个同步操作回到较高（32 MHz）速率之后启用到处理器总线上。 提供了确定几种不同类型的错误类别。 提供了一种可扩展的错误日志寄存器系统，其使用所选择的位位置来识别记录到处理器的错误类型，该错误日志寄存器系统还能够扩展以将未来类型的错误添加到错误记录系统中，并且使得以第一时钟速率操作的处理器的兼容性与 以第二时钟速率感测的误差数据。

公开(公告)号：US5553249A

公开(公告)日：1996-09-03

申请号：US400700

申请日：1995-03-08

申请人： Wayne C. Datwyler ,  Dan T. Tran ,  Long V. Ha

发明人： Wayne C. Datwyler ,  Dan T. Tran ,  Long V. Ha

IPC分类号： G06F12/08 ,  G06F13/40 ,  G06F13/42

CPC分类号： G06F13/4013 ,  G06F13/4018 ,  G06F12/0804

摘要： A single chip data path gate array interface links a central processing unit, operating at a first clock rate and single word protocol, to dual system busses operating at a second clock rate and multiple-word protocol. The data path interface holds command, data and message registers, controlled by external logic, in an input channel pathway and an output channel pathway. The interface chip is basically limited to registers and multiplexers making it flexible for use in different architectures such as both Store-Through and Non-Store-Through cache protocols. In addition, such a simplified chip is simple to fabricate and to maintain free of defects.

摘要翻译： 单芯片数据路径门阵列接口将以第一时钟速率和单字协议操作的中央处理单元链接到以第二时钟速率和多字协议操作的双系统总线。 数据路径接口保持由外部逻辑控制的命令，数据和消息寄存器，在输入通道路径和输出通道路径中。 接口芯片基本上限于寄存器和多路复用器，使其灵活地用于不同架构，如存储直通和非存储缓存协议。 此外，这种简化的芯片制造简单，并且没有缺陷。