公开(公告)号：US07191426B1

公开(公告)日：2007-03-13

申请号：US10931953

申请日：2004-09-01

申请人： Deshanand Singh ,  Stephen Brown ,  Kevin Chan

发明人： Deshanand Singh ,  Stephen Brown ,  Kevin Chan

IPC分类号： G06F17/50

CPC分类号： G06F17/5054

摘要： A method for designing a system on a target device utilizing field programmable gate arrays (FPGAs) includes generating a first design for the system that includes a first netlist describing a first logical design, and placement and routing of the first logical design. A second design for the system is generated that includes a second netlist describing a second logical design. Changes made to the first design in the second design are identified. Placement is performed on the changes made to the first design on the second design.

摘要翻译： 利用现场可编程门阵列（FPGA）在目标设备上设计系统的方法包括为系统生成包括描述第一逻辑设计的第一网表以及第一逻辑设计的布局和路由的系统的第一设计。 生成系统的第二设计，其包括描述第二逻辑设计的第二网表。 确定了第二个设计中对第一个设计所做的更改。 对第二次设计上对第一个设计所做的更改执行放置。

公开(公告)号：US07401314B1

公开(公告)日：2008-07-15

申请号：US11148588

申请日：2005-06-09

申请人： Karl Schabas ,  Stephen Brown ,  Deshanand Singh ,  Terry Borer ,  Shawn Malhotra

发明人： Karl Schabas ,  Stephen Brown ,  Deshanand Singh ,  Terry Borer ,  Shawn Malhotra

IPC分类号： G06F17/50

CPC分类号： G06F17/5054

摘要： A method for designing a system on a target device utilizing field programmable gate arrays (FPGAs) includes duplicating a plurality of components in response to slack values associated with connections to the components in placement locations.

摘要翻译： 使用现场可编程门阵列（FPGA）在目标设备上设计系统的方法包括响应于与放置位置中的组件的连接相关联的松弛值复制多个组件。

公开(公告)号：US07509597B1

公开(公告)日：2009-03-24

申请号：US11172007

申请日：2005-06-30

申请人： Valavan Manohararajah ,  Deshanand Singh ,  Stephen Brown

发明人： Valavan Manohararajah ,  Deshanand Singh ,  Stephen Brown

IPC分类号： G06G17/50

CPC分类号： G06F17/5054 ,  G06F17/5072

摘要： A method for designing a system on a field programmable gate array (FPGA) includes using binary decision diagrams (BDDs) to perform functional decomposition on a design for the system after placement.

摘要翻译： 用于在现场可编程门阵列（FPGA）上设计系统的方法包括使用二进制决策图（BDD）对放置后的系统的设计执行功能分解。

公开(公告)号：US07797666B1

公开(公告)日：2010-09-14

申请号：US12244635

申请日：2008-10-02

申请人： Gordon Chiu ,  Deshanand Singh ,  Valavan Manohararajah ,  Stephen Brown

发明人： Gordon Chiu ,  Deshanand Singh ,  Valavan Manohararajah ,  Stephen Brown

IPC分类号： G06F17/50

CPC分类号： G06F17/5054

摘要： Systems and methods are provided for mapping logic functions from logic elements (“LEs”) into synchronous embedded memory blocks (“EMBs”) of programmable logic devices (“PLDs”). This technique increases the amount of logic that can fit into the PLD. Where area savings are significant, smaller PLDs may be selected to implement a particular circuit. One aspect of the invention relates to methods for identifying sequential cones of logic that may be mapped into synchronous EMBs. After the sequential logic cones are identified for mapping into a synchronous EMB, the logic cone may be selected, expanded, restructured, and retimed, as necessary, to implement the mapping. Another aspect of the invention relates to techniques for handling architectural restrictions of synchronous EMBs, such as the inability to implement the asynchronous behavior of synchronous logic.

摘要翻译： 提供了将逻辑元件（“LE”）的逻辑功能映射到可编程逻辑器件（“PLD”）的同步嵌入式存储器块（“EMB”）的系统和方法。 这种技术增加了可以适应PLD的逻辑量。 如果区域节省很大，则可以选择较小的PLD来实现特定的电路。 本发明的一个方面涉及用于识别可以映射到同步EMB中的逻辑顺序锥的方法。 在确定用于映射到同步EMB中的顺序逻辑锥之后，可以根据需要选择，扩展，重构和重新定时，以实现映射。 本发明的另一方面涉及用于处理同步EMB的架构限制的技术，诸如不能实现同步逻辑的异步行为。

公开(公告)号：US07412677B1

公开(公告)日：2008-08-12

申请号：US11360739

申请日：2006-02-22

申请人： Valavan Manohararajah ,  Gordon R. Chiu ,  Deshanand Singh ,  Stephen Brown

发明人： Valavan Manohararajah ,  Gordon R. Chiu ,  Deshanand Singh ,  Stephen Brown

IPC分类号： G06F17/50

CPC分类号： G06F17/505 ,  G06F17/504 ,  G06F2217/84

摘要： Reducible registers are determined to optimize a sequential circuit. A screening method tests one or more sets of registers where the registers of each set are assumed to satisfy a logic condition. The tests determine if the logic condition holds. If the logic condition of a set is found to be violated, the registers may be moved to another set having a different logic condition or removed completely. The registers remaining are potentially reducible. The reducibility of the registers is verified via Boolean analysis by verifying the logic conditions of a register set for each register. If a register does not pass verification, it then may be moved to a different set having a different logic condition or removed completely. The sets that pass verification are reducible.

摘要翻译： 确定可减少寄存器以优化顺序电路。 一种筛选方法测试一组或多组寄存器，其中假设每个寄存器的寄存器满足逻辑条件。 测试确定逻辑条件是否成立。 如果发现集合的逻辑条件被违反，则可以将寄存器移动到具有不同逻辑条件的另一集合或完全移除。 剩余的寄存器是可以减少的。 通过布尔分析来验证寄存器的可复原性，通过验证每个寄存器的寄存器集的逻辑条件。 如果寄存器不通过验证，则可以将其移动到具有不同逻辑条件的不同集合或完全移除。 通过验证的集合是可以减少的。

公开(公告)号：US07360190B1

公开(公告)日：2008-04-15

申请号：US10876709

申请日：2004-06-25

申请人： Deshanand Singh ,  Gabriel Quan ,  Terry Borer ,  Ian Chesal ,  Valavan Manohararajah ,  Karl Schabas ,  Stephen Brown

发明人： Deshanand Singh ,  Gabriel Quan ,  Terry Borer ,  Ian Chesal ,  Valavan Manohararajah ,  Karl Schabas ,  Stephen Brown

IPC分类号： G06F17/50 ,  G06F9/45

CPC分类号： G06F17/5072 ,  G06F17/5081

摘要： A method for designing a system on a target device utilizing field programmable gate arrays (FPGAs) includes identifying registers on near-critical paths. The registers are moved to shorten lengths of one or more near-critical paths.

摘要翻译： 利用现场可编程门阵列（FPGA）在目标设备上设计系统的方法包括识别近临界路径上的寄存器。 移动寄存器以缩短一个或多个近临界路径的长度。

公开(公告)号：US07444613B1

公开(公告)日：2008-10-28

申请号：US11408762

申请日：2006-04-21

申请人： Gordon Chiu ,  Deshanand Singh ,  Valavan Manohararajah ,  Stephen Brown

发明人： Gordon Chiu ,  Deshanand Singh ,  Valavan Manohararajah ,  Stephen Brown

IPC分类号： G06F17/50

CPC分类号： G06F17/5054

摘要： Systems and methods are provided for mapping logic functions from logic elements (“LEs”) into synchronous embedded memory blocks (“EMBs”) of programmable logic devices (“PLDs”). This technique increases the amount of logic that can fit into the PLD. Where area savings are significant, smaller PLDs may be selected to implement a particular circuit. One aspect of the invention relates to methods for identifying sequential cones of logic that may be mapped into synchronous EMBs. After the sequential logic cones are identified for mapping into a synchronous EMB, the logic cone may be selected, expanded, restructured, and retimed, as necessary, to implement the mapping. Another aspect of the invention relates to techniques for handling architectural restrictions of synchronous EMBs, such as the inability to implement the asynchronous behavior of synchronous logic.

摘要翻译： 提供了将逻辑元件（“LE”）的逻辑功能映射到可编程逻辑器件（“PLD”）的同步嵌入式存储器块（“EMB”）的系统和方法。 这种技术增加了可以适应PLD的逻辑量。 如果区域节省很大，则可以选择较小的PLD来实现特定的电路。 本发明的一个方面涉及用于识别可以映射到同步EMB中的逻辑顺序锥的方法。 在确定用于映射到同步EMB中的顺序逻辑锥之后，可以根据需要选择，扩展，重构和重新定时，以实现映射。 本发明的另一方面涉及用于处理同步EMB的架构限制的技术，诸如不能实现同步逻辑的异步行为。

公开(公告)号：US07254801B1

公开(公告)日：2007-08-07

申请号：US11040323

申请日：2005-01-20

申请人： Terry Borer ,  Deshanand Singh ,  Stephen Brown

发明人： Terry Borer ,  Deshanand Singh ,  Stephen Brown

IPC分类号： G06F17/50

CPC分类号： G06F17/5054

摘要： A system and method improves the effectiveness of logic duplication optimizations by dynamically allocating the usage of logic duplicates. Duplicate atoms in the user design are identified. Atoms satisfying heuristics can also be duplicated and added to the user design. During placement, a duplicate-aware cost function is used to determine the location on the programmable device of atoms driven by a duplicate atom. The duplicate-aware cost function evaluates the suitability of a potential location of a driven atom with respect to a source atom and any duplicates of the source atom. Following placement of the atoms of the user design, a rewiring phase establishes a connection between each driven atom and one of the duplicated source atoms. The duplicate-aware cost function can be used to evaluate sets of duplicate source atoms to optimize the operating speed, power consumption, and/or routability of a user design.

摘要翻译： 系统和方法通过动态分配逻辑重复的使用来提高逻辑复制优化的有效性。 识别用户设计中的重复原子。 满足启发式的原子也可以复制并添加到用户设计中。 在放置期间，使用重复感知成本函数来确定可编程器件上由重复原子驱动的原子上的位置。 重复感知成本函数评估驱动原子相对于源原子的潜在位置和源原子的任何重复的适用性。 在放置用户设计的原子之后，重新布线阶段建立每个被驱动的原子和一个复制的源原子之间的连接。 重复感知成本函数可用于评估重复源原子的集合，以优化用户设计的操作速度，功耗和/或可路由性。

公开(公告)号：US07594208B1

公开(公告)日：2009-09-22

申请号：US11610392

申请日：2006-12-13

申请人： Terry Borer ,  Ian Chesal ,  James Schleicher ,  David Mendel ,  Mike Hutton ,  Boris Ratchev ,  Yaska Sankar ,  Babette van Antwerpen ,  Gregg Baeckler ,  Richard Yuan ,  Stephen Brown ,  Vaughn Betz ,  Kevin Chan

发明人： Terry Borer ,  Ian Chesal ,  James Schleicher ,  David Mendel ,  Mike Hutton ,  Boris Ratchev ,  Yaska Sankar ,  Babette van Antwerpen ,  Gregg Baeckler ,  Richard Yuan ,  Stephen Brown ,  Vaughn Betz ,  Kevin Chan

IPC分类号： G06F17/50 ,  G06F9/45

CPC分类号： G06F17/5045

摘要： Techniques for optimizing the placement and synthesis of a circuit design on a programmable integrated circuit are provided. The performance of a circuit design is analyzed after it has been compiled with different values for selected input parameters. The input parameter values that produce the best results for an output metric are then chosen to synthesis and place the circuit design on the programmable integrated circuit. In one embodiment, the values of the output metrics are averaged for all test compiles that share the same input parameters, but different seeds. In another embodiment, the compile with the best output metrics, as determined by the user, are selected. These techniques allow a user to automatically trade off compile-time to get a better-optimized circuit.

摘要翻译： 提供了用于优化可编程集成电路上的电路设计的放置和合成的技术。 在对已选择的输入参数编译不同的值后，对电路设计的性能进行分析。 然后选择为输出量度产生最佳结果的输入参数值，以将电路设计合成并将其放置在可编程集成电路上。 在一个实施例中，对于共享相同输入参数但是不同种子的所有测试编译器，对输出度量的值进行平均。 在另一个实施例中，选择由用户确定的具有最佳输出度量的编译。 这些技术允许用户自动交换编译时间以获得更优化的电路。

公开(公告)号：US07389489B1

公开(公告)日：2008-06-17

申请号：US10840206

申请日：2004-05-05

申请人： Ian Chesal ,  Kevin Chan ,  Subianto Windoro ,  Minh Mac ,  Terry Borer ,  Stephen Brown ,  Irene Sujanto ,  Sheac Yee Lim

发明人： Ian Chesal ,  Kevin Chan ,  Subianto Windoro ,  Minh Mac ,  Terry Borer ,  Stephen Brown ,  Irene Sujanto ,  Sheac Yee Lim

IPC分类号： G06F17/50

CPC分类号： G06F17/5054

摘要： Techniques are provided for converting a circuit design file so that it is compatible with a new programmable IC. Black box declarations and instances of black boxes in the circuit design file are located automatically. Then, information about the function and structure of the black boxes is gathered from various user files. This information is used to convert the black box declarations and instances into equivalent declarations and instances that are compatible with the new programmable IC. The design conversion process is performed quickly and automatically with minimal user input. User input is only needed to identify recognized black boxes.

摘要翻译： 提供了用于转换电路设计文件以使其与新的可编程IC兼容的技术。 电路设计文件中的黑盒子声明和黑盒子的实例都会自动定位。 然后，从各种用户文件收集有关黑匣子的功能和结构的信息。 该信息用于将黑盒声明和实例转换为与新的可编程IC兼容的等效声明和实例。 设计转换过程以最少的用户输入快速自动执行。 用户输入只需要识别识别的黑盒子。